JPS62267676A - 半導体素子評価装置 - Google Patents
半導体素子評価装置Info
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- JPS62267676A JPS62267676A JP61110833A JP11083386A JPS62267676A JP S62267676 A JPS62267676 A JP S62267676A JP 61110833 A JP61110833 A JP 61110833A JP 11083386 A JP11083386 A JP 11083386A JP S62267676 A JPS62267676 A JP S62267676A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は、半導体素子の信頼度試験において、高温スト
レス下における高周波バーンインを可能にする装置にお
いて、高周波のアースは十分取りながら、すなわち電気
的接続をとる一方で熱伝導を小さくする構造により、上
記ストレス条件を可能にしたものである。
レス下における高周波バーンインを可能にする装置にお
いて、高周波のアースは十分取りながら、すなわち電気
的接続をとる一方で熱伝導を小さくする構造により、上
記ストレス条件を可能にしたものである。
本発明は半導体素子の信頼度評価のための装置に関する
。例えば衛星搭載デバイスについては、１０年以上の高
信頼度を要求され、従ってその寿命を正確に評価する方
法が重要である。そのためには、そのデバイスの使用条
件下（高周波動作下）においてデバイスの寿命の温度依
存を求め、デバイスの実際の環境温度下における寿命を
推定しなければならず、またそのデバイスの寿命を正確
に早く知ることが、開発の上に重要である。従って、２
００℃〜２５０℃の高温条件のもとて高周波動作を可能
にする装置が必要とされる。
。例えば衛星搭載デバイスについては、１０年以上の高
信頼度を要求され、従ってその寿命を正確に評価する方
法が重要である。そのためには、そのデバイスの使用条
件下（高周波動作下）においてデバイスの寿命の温度依
存を求め、デバイスの実際の環境温度下における寿命を
推定しなければならず、またそのデバイスの寿命を正確
に早く知ることが、開発の上に重要である。従って、２
００℃〜２５０℃の高温条件のもとて高周波動作を可能
にする装置が必要とされる。
従来の装置の構造は第７図に示され、半導体素子として
はＧａＡｓＦＥＴを例にとった。同図において６１は半
導体素子のリード、６２は半導体素子、６３は入出力回
路基板（例えばアルミナ、テフロンなど）、６４は回路
治具（アルミニウムまたは銅など）、６５はヒータブロ
ック （アルミ、銅など）、６６は同軸コネクタで、入
出力基板上にはマイクロストリップ整合回路６７（以下
には単に整合回路という）が設けられている。
はＧａＡｓＦＥＴを例にとった。同図において６１は半
導体素子のリード、６２は半導体素子、６３は入出力回
路基板（例えばアルミナ、テフロンなど）、６４は回路
治具（アルミニウムまたは銅など）、６５はヒータブロ
ック （アルミ、銅など）、６６は同軸コネクタで、入
出力基板上にはマイクロストリップ整合回路６７（以下
には単に整合回路という）が設けられている。
図示のように、従来の高周波バーンイン装置は、ヒータ
ブロック上に設置された構造である。
ブロック上に設置された構造である。
（発明が解決しようとする問題点〕
従来の高周波バーンイン装置では、ヒータブロック６５
上に半導体素子（デバイス）６２および入出力回路基板
６３などが乗っているため、高周波アース構造としては
十分であるが、逆に熱伝導については小さいためヒータ
ブロック６５の熱がデバイス６２及び回路基板６３の両
方向に流れる。従って回路基板６３は、デバイス６２の
パンケージと同程度の温度になり、回路基板６３及びコ
ネクタ６６などが、高温（１５０℃〜２００°Ｃ）保管
及び高温の温度サイクル（経時変化調査のためにデバイ
ス温度を下げる）を受けるため、劣化を生じる。そして
その劣化は、高周波特性に大きく影響を及ぼすため、正
確なデバイスの経時変化特性が得られない。上記問題を
避けるためにデバイスのバ・７ケ一ジ温度を下げると、
評価期間を非常に長くとらねばならず、開発スケジュー
ルに不適合となる欠点が生じる。
上に半導体素子（デバイス）６２および入出力回路基板
６３などが乗っているため、高周波アース構造としては
十分であるが、逆に熱伝導については小さいためヒータ
ブロック６５の熱がデバイス６２及び回路基板６３の両
方向に流れる。従って回路基板６３は、デバイス６２の
パンケージと同程度の温度になり、回路基板６３及びコ
ネクタ６６などが、高温（１５０℃〜２００°Ｃ）保管
及び高温の温度サイクル（経時変化調査のためにデバイ
ス温度を下げる）を受けるため、劣化を生じる。そして
その劣化は、高周波特性に大きく影響を及ぼすため、正
確なデバイスの経時変化特性が得られない。上記問題を
避けるためにデバイスのバ・７ケ一ジ温度を下げると、
評価期間を非常に長くとらねばならず、開発スケジュー
ルに不適合となる欠点が生じる。
本発明はこのような点に鑑みて創作されたもので、接地
をとりうるよう電気的にデバイスと接続されている一方
で、熱的にはデバイスからの熱伝導が小に保持された半
導体素子の評価装置を提供することを目的とする。
をとりうるよう電気的にデバイスと接続されている一方
で、熱的にはデバイスからの熱伝導が小に保持された半
導体素子の評価装置を提供することを目的とする。
Ｃ問題点を解決するための手段〕
第１図は本発明の第１実施例である高周波バーンイン装
置断面図で、図中、１１はデバイスのリード、１２はデ
バイス（パッケージ）、１３は入出力回路基板（アルミ
ナ、フローグラスなど）、１４は放熱ブロック（ＡＮ
、 Ｃｕなど）、１５はヒータブロック（Ａｊ２ 、
Ｃｕなど）、１６はコネクタ、１７は薄膜（Ｃｕ、 Ａ
ｕなど）である。
置断面図で、図中、１１はデバイスのリード、１２はデ
バイス（パッケージ）、１３は入出力回路基板（アルミ
ナ、フローグラスなど）、１４は放熱ブロック（ＡＮ
、 Ｃｕなど）、１５はヒータブロック（Ａｊ２ 、
Ｃｕなど）、１６はコネクタ、１７は薄膜（Ｃｕ、 Ａ
ｕなど）である。
第１図に示すように、本発明の高周波バーンイン装置は
、ヒータブロック部（デバイスのケース温度を上げる）
と、入出力基板およびコネクタを支える放熱ブロック部
、および上記ブロック部間を高周波的にアースをとる薄
膜からなる。
、ヒータブロック部（デバイスのケース温度を上げる）
と、入出力基板およびコネクタを支える放熱ブロック部
、および上記ブロック部間を高周波的にアースをとる薄
膜からなる。
通常熱伝導経路とアース側電気経路は従来例にみられる
如く一致するが、本発明においては薄膜（Ａｕ、 Ｃｕ
＋ Ａｊ２など）をアース側電気回路に用い、高周波
に対しインダクタンスとならず、かつ熱抵抗の大きい構
造とすることにより、デバイスのパッケージ温度と入出
力回路基板部の温度差を得ることが可能となるのである
。
如く一致するが、本発明においては薄膜（Ａｕ、 Ｃｕ
＋ Ａｊ２など）をアース側電気回路に用い、高周波
に対しインダクタンスとならず、かつ熱抵抗の大きい構
造とすることにより、デバイスのパッケージ温度と入出
力回路基板部の温度差を得ることが可能となるのである
。
以下、図面を参照して本発明実施例を詳細に説明する。
第１図は本発明の一実施例による高周波バーンイン装置
の平面図、第２図と第３図はそれぞれ第１図の■−■線
と■−■線に沿う断面図である。
の平面図、第２図と第３図はそれぞれ第１図の■−■線
と■−■線に沿う断面図である。
図中薄膜１７は例えば厚さ５０μｍのＡｕメッキ付銅箔
で、それは、入出力回路基板１３（アルミナ基板の背面
を金メッキし、銅の放熱ブロック１４にＡｕ５ｉ３４で
接着されている）の背面（高周波アース部）にＡｕ５ｉ
１８でロー付けされ、その表面には整合回路１９が形成
されている。デバイス１２内には半導体素子例えばＧａ
ＡｓＦＥＴ ２０が配置され、ＦＥＴ ２０はワイヤ２
１によってリード１１に接続されている。
で、それは、入出力回路基板１３（アルミナ基板の背面
を金メッキし、銅の放熱ブロック１４にＡｕ５ｉ３４で
接着されている）の背面（高周波アース部）にＡｕ５ｉ
１８でロー付けされ、その表面には整合回路１９が形成
されている。デバイス１２内には半導体素子例えばＧａ
ＡｓＦＥＴ ２０が配置され、ＦＥＴ ２０はワイヤ２
１によってリード１１に接続されている。
この実施例によれば、高周波ロス（薄膜１７により生ず
るインダクタンス成分による）は、無視し得るし、また
第２図によく示されるカートリッジヒータ２２を収納し
たヒートブロック１７は、そのまわりに石綿２３をステ
ンレスの抑えＦｌ！２４で充填することにより熱的アイ
ソレーションは十分とれる。
るインダクタンス成分による）は、無視し得るし、また
第２図によく示されるカートリッジヒータ２２を収納し
たヒートブロック１７は、そのまわりに石綿２３をステ
ンレスの抑えＦｌ！２４で充填することにより熱的アイ
ソレーションは十分とれる。
実験によると、デバイス温度２５０ ’Ｃで入出力回路
基板温度１３の温度は６０℃以下に抑えられることが確
認された。
基板温度１３の温度は６０℃以下に抑えられることが確
認された。
薄膜１７は、第１図に見てデバイスの左右で立上って立
上り部１７ｂとなっており、その状態は第３図に示され
る。第１図に見て上下部分は第２図に見られる如く立上
り部は設けられず、かかる構成によって狭い空間内での
薄膜１７の装着が容易になされる。
上り部１７ｂとなっており、その状態は第３図に示され
る。第１図に見て上下部分は第２図に見られる如く立上
り部は設けられず、かかる構成によって狭い空間内での
薄膜１７の装着が容易になされる。
他の実施例としては、第４図に示される如く、薄膜１７
をヒータブロック部の側面でＡｕ５ｎ２５ （またはＡ
ｕＳｉ、半田）を用いロー付けしても同様の効果を得る
。
をヒータブロック部の側面でＡｕ５ｎ２５ （またはＡ
ｕＳｉ、半田）を用いロー付けしても同様の効果を得る
。
本発明の第２の実施例である高周波バーンイン装置は第
５図の平面図と同図Ｖｌ−ＶＩ線に沿う第６図の断面図
に示され、同図において１１は素子リード、１２はデバ
イス（パッケージ）、１３は入出力回路基板（アルミナ
、フローグラスなど）、１４は放熱ブロック、１５はヒ
ータブロック、１６はコネクタである。これらの部分は
第１実施例の場合と同様である。
５図の平面図と同図Ｖｌ−ＶＩ線に沿う第６図の断面図
に示され、同図において１１は素子リード、１２はデバ
イス（パッケージ）、１３は入出力回路基板（アルミナ
、フローグラスなど）、１４は放熱ブロック、１５はヒ
ータブロック、１６はコネクタである。これらの部分は
第１実施例の場合と同様である。
第２実施例である高周波バーンイン装置は、素子を固定
するヒータブロック部と入出力基板およびコネクタを支
える放熱ブロック部からなり、放熱ブロック部に突起２
６を設け、その突起をデバイス１２またはヒータブロッ
ク１５に接触させ高周波的にアースをとる構成となって
いる。
するヒータブロック部と入出力基板およびコネクタを支
える放熱ブロック部からなり、放熱ブロック部に突起２
６を設け、その突起をデバイス１２またはヒータブロッ
ク１５に接触させ高周波的にアースをとる構成となって
いる。
通常熱伝導経路とアース側電気経路は一致するが、第２
実施例においては放熱ブロック側（またはヒータブロッ
ク側）に突起２６を設け、高周波的にインダクタンスと
ならずかつ熱抵抗の大きい構造とすることにより、デバ
イス（パッケージ）温度と入出力回路部との温度差を得
ることが可能となるものである。
実施例においては放熱ブロック側（またはヒータブロッ
ク側）に突起２６を設け、高周波的にインダクタンスと
ならずかつ熱抵抗の大きい構造とすることにより、デバ
イス（パッケージ）温度と入出力回路部との温度差を得
ることが可能となるものである。
第５図と第６図を参照すると、入出力回路基板１３の背
面（高周波アース部）に形成された突起２６（放熱ブロ
ック部と一体でもまたは不連続でもよい）をデバイス１
２側面（アース部）に接触させることにより、高周波ロ
スは無視しうるし、熱的アイソレーションも十分とれ、
実験例において、２５０℃で回路基板温度を６０℃以下
に抑えうろことが確認された。
面（高周波アース部）に形成された突起２６（放熱ブロ
ック部と一体でもまたは不連続でもよい）をデバイス１
２側面（アース部）に接触させることにより、高周波ロ
スは無視しうるし、熱的アイソレーションも十分とれ、
実験例において、２５０℃で回路基板温度を６０℃以下
に抑えうろことが確認された。
突起２６は、パンケージに代えて、カートリッジヒータ
２２のためのヒータブロック１５と接触する構成とする
ことができる。
２２のためのヒータブロック１５と接触する構成とする
ことができる。
突起２６の接触をとるには、スライダ２７が放熱ブロッ
ク１４のスライダ面２８上をスライドして図示の位置に
くるようにし、次いでねじ２９でスライダ２７をねじ止
めする。なお、図において、３０はヒータブロック１５
を放熱ブロック１４に固定させる橋であり、デバイス１
２はねじ３１でスライダ２７に固定され、スライダ２７
はセラミックスペーサ３２と組合わされるねじ３３によ
ってヒータブロック１５に固定される。
ク１４のスライダ面２８上をスライドして図示の位置に
くるようにし、次いでねじ２９でスライダ２７をねじ止
めする。なお、図において、３０はヒータブロック１５
を放熱ブロック１４に固定させる橋であり、デバイス１
２はねじ３１でスライダ２７に固定され、スライダ２７
はセラミックスペーサ３２と組合わされるねじ３３によ
ってヒータブロック１５に固定される。
以上述べてきたように本発明によれば、高周波バーンイ
ン試験において、２００℃〜２５０℃の条件が可能とな
り短期間で正確な寿命試験を可能にすることができた。
ン試験において、２００℃〜２５０℃の条件が可能とな
り短期間で正確な寿命試験を可能にすることができた。
さらには、デバイス特性解析において、高温または低温
（ヒータブロックを冷却ブロックに置換すればよい）特
性をＤＣ及びＲＦで測定することも可能となった。
（ヒータブロックを冷却ブロックに置換すればよい）特
性をＤＣ及びＲＦで測定することも可能となった。
第１図は本発明第１実施例の平面図、
第２図と第３図はそれぞれ第１図の■−■線。
ｍ−ｍ線に沿う断面図、
第４図は第１実施例の変型例の断面図、第５図は本発明
第２実施例の平面図、 第６図は第５図のｖｒ−ｖｔ線に沿う断面図、第７図は
従来例断面図である。 第１図ないし第６図において、 １１はリード、 １２はデバイス（パッケージ）、 １３は入出力回路基板、 １４は放熱ブロック、 １５はヒータブロック、 １６はコネクタ、 １７は薄膜、 １７ａは薄膜立上り部、 １８はＡｕ５ｔ。 １９は整合回路、 ２０はＧａＡｓＦＥＴ ％ ２１はワイヤ、 ２２はカートリッジヒータ、 ２３は石綿、 ２４は抑え板、 ２５はＡｕＳｎ、 − ２６は突起、 ２７はスライダ、 ２８はスライド面、 ２９はねじ、 ３０は橋、 ３１はねじ、 ３２はスペーサ、 ３３はねじ、 ３４はＡｕＳｉである。 代理人 弁理士 久木元 彰 復代理人 弁理士 大 菅 義 之 工 本爬朗羊１莢橢〃１１権犯 第１図 峯１圓ト正線折迦口 第２図 多１ｆｆｉｔｌ諜１隨カ 第３図 ）シ１ 負Ｅ１１巴イ７リ ラミざ４り１１ ゴｈ・洒
シ囮］第４図 本光呵茅２ハ１１平酊記 第５図 達ＪＪ■−ＭＲ断曲田 婿Ｊ７ダｌ＃ｒ閲ｍ 第７図
第２実施例の平面図、 第６図は第５図のｖｒ−ｖｔ線に沿う断面図、第７図は
従来例断面図である。 第１図ないし第６図において、 １１はリード、 １２はデバイス（パッケージ）、 １３は入出力回路基板、 １４は放熱ブロック、 １５はヒータブロック、 １６はコネクタ、 １７は薄膜、 １７ａは薄膜立上り部、 １８はＡｕ５ｔ。 １９は整合回路、 ２０はＧａＡｓＦＥＴ ％ ２１はワイヤ、 ２２はカートリッジヒータ、 ２３は石綿、 ２４は抑え板、 ２５はＡｕＳｎ、 − ２６は突起、 ２７はスライダ、 ２８はスライド面、 ２９はねじ、 ３０は橋、 ３１はねじ、 ３２はスペーサ、 ３３はねじ、 ３４はＡｕＳｉである。 代理人 弁理士 久木元 彰 復代理人 弁理士 大 菅 義 之 工 本爬朗羊１莢橢〃１１権犯 第１図 峯１圓ト正線折迦口 第２図 多１ｆｆｉｔｌ諜１隨カ 第３図 ）シ１ 負Ｅ１１巴イ７リ ラミざ４り１１ ゴｈ・洒
シ囮］第４図 本光呵茅２ハ１１平酊記 第５図 達ＪＪ■−ＭＲ断曲田 婿Ｊ７ダｌ＃ｒ閲ｍ 第７図
Claims (2)
- （１）半導体デバイス（１２）を固定する放熱ブロック
（１４）、放熱ブロック（１４）の温度を制御するヒー
タブロック（１５）および前記デバイスに電気的に接続
された入出力回路基板（１３）からなる前記デバイスの
評価装置において、 デバイス（１２）はそのほぼ下方半部分と電気的に接続
された薄膜（１７）を介して接地され、ヒータブロック
（１５）の発生する熱はデバイス（１２）の位置する部
分に遮断される構成としたことを特徴とする半導体素子
評価装置。 - （２）前記デバイス（１２）は放熱ブロック（１４）お
よび入出力回路基板（１３）と組合わされるスライダ（
２７）に設けた突起（２６）との接触により接地される
構成としたことを特徴とする特許請求の範囲第１項記載
半導体素子評価装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61110833A JPS62267676A (ja) | 1986-05-16 | 1986-05-16 | 半導体素子評価装置 |
| KR8704406A KR900003611B1 (en) | 1986-05-16 | 1987-05-06 | Semiconductor device |
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