JPS62266933A - Synchronizing code detection circuit - Google Patents
Synchronizing code detection circuitInfo
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- JPS62266933A JPS62266933A JP61110216A JP11021686A JPS62266933A JP S62266933 A JPS62266933 A JP S62266933A JP 61110216 A JP61110216 A JP 61110216A JP 11021686 A JP11021686 A JP 11021686A JP S62266933 A JPS62266933 A JP S62266933A
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Abstract
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、ＴＤＭＡ衛星通信方式などのバースト通信
方式において、バーストの受信タイミングを確定するの
に必要な同期符号を検出するための同期符号検出回路に
関するものでおる。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a synchronization code detection method for detecting a synchronization code necessary to determine the burst reception timing in a burst communication system such as a TDMA satellite communication system. It's about circuits.
［従来の技術］
バースト通信においては、バースト受信タイミングを確
定するたりに同期符号を検出する。この検出は唯一種類
の条１件下でのみ行うのではなく、複数の異なる条件で
行うことを要求されるのが普通である。例えば互いに独
立な二つ以上の種類の同期符号をそれぞれ区別しながら
同時に検出したり、システムの動作状態に応じて異なっ
た同期符号検出条件すなわち、許容誤りビット数を変え
て検出することか要求される。更に、例えば、ＰＳＫ変
調信号を扱う場合、同期符号は複数の信号系列に含まれ
る。[Prior Art] In burst communication, a synchronization code is detected to determine the burst reception timing. This detection is usually required to be performed not only under one type of condition, but under multiple different conditions. For example, it is required to simultaneously detect two or more types of synchronization codes that are independent of each other while distinguishing between them, or to detect them under different synchronization code detection conditions, that is, by changing the number of allowable error bits, depending on the operating state of the system. Ru. Furthermore, for example, when handling PSK modulated signals, synchronization codes are included in multiple signal sequences.
このような要求に応える一般的に構成は、例えば特開昭
５８−１７７０５８号公報に示されている。この従来例
の概要を第４図〜第６図に示している。A general configuration that meets such demands is shown in, for example, Japanese Patent Laid-Open No. 177058/1983. An outline of this conventional example is shown in FIGS. 4 to 6.
第４図において、（１ａ＞、（１ｂ）は入力信号、（１
０ａ＞、（１０ｂ）は同期符号検出回路、（７ａ）、（
７ｂ）は同期検出信号である。In FIG. 4, (1a>, (1b) are input signals, (1
0a>, (10b) is a synchronization code detection circuit, (7a), (
7b) is a synchronization detection signal.
同期符号検出回路（１０ａ）、（１０ｂ）はそれぞれ第
５図の回路（１０）のように構成されている。第５図に
おイテ、（１１ａ）、＜１１ｂ）は入力信号（１ａ）と
（１ｂ）をそれぞれ受けて、その入力信号と検出の対象
とする同期符号との間のハミング距離が所定の値より小
さいか否かを判定して、その結果に従った信号を発生す
る検出回路、（１２ａ＞、（１２ｂＨ，を検出回路（１
１ａ＞、（１１ｂ）の出力信号である。また（４）は検
出回路（１１ａ）、（１１ｂ）が検出したハミング距離
の値を加算する並列加算器、（５）は並列加算器（４）
がもたらすハミング距離の値（４ａ）′とデータ発生器
（６）が与える同期符号検出条件に基づく数値との大小
関係を比較判定する比較器である。比較器（５）の出力
は同期検出信号（７）として外部に取り出される。The synchronization code detection circuits (10a) and (10b) are each constructed like the circuit (10) in FIG. 5. In Fig. 5, (11a) and <11b) receive the input signals (1a) and (1b), respectively, and the Hamming distance between the input signal and the synchronization code to be detected is a predetermined value. A detection circuit (12a>, (12bH,
1a>, (11b). Further, (4) is a parallel adder that adds the Hamming distance values detected by the detection circuits (11a) and (11b), and (5) is a parallel adder (4).
This is a comparator that compares and determines the magnitude relationship between the Hamming distance value (4a)' provided by the data generator (6) and the numerical value based on the synchronization code detection condition provided by the data generator (6). The output of the comparator (5) is taken out as a synchronization detection signal (7).
検出回路（１’ｌａ）、（１１ｂｌｔそれぞれ第６図の
回路（１１）のように構成されている。第６図において
、（１５）は入力端子を通じて与えられる入力信号（１
）を収容するシフトレジスタで、その長さは検出の対象
とする同期符号の符号長に等しく定められている。また
（１３）はシフトレジスタ（１５）と符号発生器（８）
との出力をビット毎に比較し、両者が一致している時に
論理値“１″を、不一致の時には論理値“Ｏ′′をもた
らす比較器、（８）は検出の対象とする同期符号のレプ
リカを発生する符号発生器、（１４）は比較器（１３）
がもたらす比較結果が示す“１″の数を例えば２進行号
に変換する並列加算器、（１２〉は並列加算器（１４）
の出力信号でおる。The detection circuits (1'la) and (11blt) are each configured like the circuit (11) in FIG. 6. In FIG.
), and its length is set equal to the code length of the synchronization code to be detected. Also (13) is the shift register (15) and code generator (8)
A comparator that compares the outputs of the synchronous code bit by bit and produces a logic value of "1" when the two match, and a logic value of "O'' when they do not match. (8) is the output of the synchronization code to be detected. A code generator that generates a replica (14) is a comparator (13)
A parallel adder (12> is a parallel adder (14) that converts the number “1” shown by the comparison result into a binary sign, for example.
output signal.
以上の構成の動作を説明する。入力信号（１）はシフト
レジスタ（１５）で直並列変換され、その結果は比較器
（１３）に導かれる。比較器（１３）は、上記直並列変
換の出力と、符号発生器（８）の出力とのビット毎の比
較を行い、その結果一致が認られたヒツトに対応して論
理値１１１１１を、不一致ビットについては論理値“°
Ｏパをそれぞれ出力する。ここで、符号発生器（８）は
、常時同期符号のレプリカを発生しておくようにしてお
くことにより、シフトレジスタ（１５）に収容されてい
る符号系列が丁度同期符号に対応している時は比較器（
１３）は同期符号語長に等しい数の゛″１１パ力する。The operation of the above configuration will be explained. The input signal (1) is serial-parallel converted by a shift register (15), and the result is led to a comparator (13). The comparator (13) performs a bit-by-bit comparison between the output of the serial-to-parallel conversion and the output of the code generator (8), and assigns a logical value of 11111 to the bits for which a match is found. Logical value “°” for bits
Output each Opa. Here, the code generator (8) always generates a replica of the synchronization code, so that when the code sequence stored in the shift register (15) exactly corresponds to the synchronization code, is a comparator (
13) has a number of "11" powers equal to the synchronization code word length.
また、シフトレジスタ（１５〉に収容されている符号系
列が同期符号に対してハミング距離Ｐを持つ時は、Ｐ個
の論理値１４０１１と符号語長からＰを引いた個数の′
１″が比較器（１３〉から出力される。続いて、並列加
算器（１４）は、その入力信号の中に存在する論理値゛
１″の数を、対応する数値を表現する、例えば２進行号
に変換し、並列加算器出力信号（１２）として出力する
。In addition, when the code sequence stored in the shift register (15) has a Hamming distance P with respect to the synchronization code, there are P logical values 14011 and the number ′ of the code word length minus P.
1" is output from the comparator (13). The parallel adder (14) then converts the number of logical values "1" present in its input signal into a number representing the corresponding numerical value, e.g. It is converted into a progressive sign and output as a parallel adder output signal (12).
４相ＰＳＫ変調された信号は２チヤンネルの符号系列と
なるため、同期符号の検出は、並列に、しかも同時に行
う必要があるが、この場合には、第５図の同期符号検出
信号発生回路（１０）を用いることによって特定の同期
符号の検出を行う。Since the 4-phase PSK modulated signal becomes a 2-channel code sequence, it is necessary to detect the synchronization codes in parallel and simultaneously. In this case, the synchronization code detection signal generation circuit ( 10) to detect a specific synchronization code.
検出回路（１１ａ） 、 （１ｌ ｂ）でそれぞれ独
立に１ｑられた出力（１２ａ）、（１２ｂ）は、並列加
算器（４）でその和が計算される。並列加算器（４）の
出力信号は、例えば２進行号に変換され、比較器（５）
でデータ発生器（６）が発生する符号と比較される。比
較器（５）は、データ発生器（６）が発生する符号をＬ
Ｍに対応するように定めると、シフトレジスタ（１５）
の中に検出の対象とする同期符号からのハミング距離が
Ｍより小さい符号が収容されている時に同期検出信号（
７）として論理値“１″を出力する。ここでＬは同期符
号の符号長である。The sum of the outputs (12a) and (12b) which have been independently 1q'd by the detection circuits (11a) and (1lb) is calculated by a parallel adder (4). The output signal of the parallel adder (4) is converted into, for example, a binary signal, and then sent to the comparator (5).
is compared with the code generated by the data generator (6). The comparator (5) converts the code generated by the data generator (6) into L
If it is defined to correspond to M, the shift register (15)
The synchronization detection signal (
7), a logical value "1" is output. Here, L is the code length of the synchronization code.
更に、例えばバースト通信方式では、各バースト毎に同
期符号の種類やその検出条件を変えて検出することが要
求されるが、この場合には、第４図の同期符号検出信号
発生回路（１１ａ） 。Furthermore, in a burst communication system, for example, it is required to change the type of synchronization code and its detection conditions for each burst, and in this case, the synchronization code detection signal generation circuit (11a) shown in FIG. .
（１１ｂ＞として第５図及び第６図で示した回路を適用
することによって所要の機能をｔ９る。By applying the circuit shown in FIGS. 5 and 6 as (11b), the required function is achieved t9.
［発明が解決しようとする問題点］
従来の同期符号検出回路は以上のように構成されている
ので、複数の並行する符号系列から特定の同期符号を検
出するために検出回路を符号系り１１の数たけ設ける必
要があり、更に、異なった同期符号や同期符号検出条件
に対応するためには同期符号検出信号発生回路が複数個
必要となるため、回路構成が複雑かつ構成要素の数が多
いなどの問題点がおった。[Problems to be Solved by the Invention] Since the conventional synchronization code detection circuit is configured as described above, the detection circuit can be configured in a code system 11 in order to detect a specific synchronization code from a plurality of parallel code sequences. Furthermore, in order to correspond to different synchronization codes and synchronization code detection conditions, multiple synchronization code detection signal generation circuits are required, resulting in a complex circuit configuration and a large number of components. There were problems such as:
この発明は上述した従来の問題点に鑑みなされたもので
、種類の異なった同期符号が用いられたり、異なった検
出条件が必要となる状況に対処できる同期符号検出回路
を、少ない素子数の簡単な回路構成で実現できるように
することを目的としている。The present invention was made in view of the above-mentioned conventional problems, and is intended to provide a simple synchronization code detection circuit with a small number of elements that can cope with situations where different types of synchronization codes are used or different detection conditions are required. The aim is to make it possible to realize it with a simple circuit configuration.
［問題点を解決するための手段］
そこでこの発明では、符号発生器及びデータ発生器から
複数種類の出力を発生できる構成とし、どの種類の出力
を発生させるかを制御手段にて指定するようにした。[Means for Solving the Problems] Therefore, in the present invention, the code generator and the data generator are configured to be able to generate a plurality of types of output, and the control means specifies which type of output is to be generated. did.
［作用］
上記制御手段にて種類を指定すれはで、上記符号発生器
及びデータ発生器から目的にかなった同期符号検出信号
及び同期符号検出条件が発生し、所要のモードで同期符
号の検出が行える。[Operation] When the type is designated by the control means, the code generator and data generator generate a synchronization code detection signal and synchronization code detection conditions suitable for the purpose, and the synchronization code is detected in the desired mode. I can do it.
［実施例］
以下、この発明の一実施例を図について説明する。第１
図において＜１８）、（１ｂ）は検出の対象となる同期
符号を含んだ入力信号系列であり、外部から与えられる
。（１）は入力信＠ （１ａ ） 。[Example] Hereinafter, an example of the present invention will be described with reference to the drawings. 1st
In the figure, <18), (1b) is an input signal sequence containing a synchronization code to be detected, and is given from the outside. (1) is the input signal @(1a).
（１ｂ）をビット多重化する多重化回路、（２）は多重
化回路（１）の出力である。（１６）は符号発生器で、
検出の対象とする同期符号のレプリカを発生し、その出
力（１６ａ＞は比較器（３）に導かれる。比較器（３）
は、多重化回路の出力（２）と符号発生器（１６）の出
力（１６ａ）を入力とし、両者をビット毎に比較する回
路で、一致すると論理値“１″を、不一致の場合には論
理値“０１？を出力し、その出力信Ｑ（３ａ）を並列加
算器（４）に導く。(1b) is a multiplexing circuit for bit multiplexing, and (2) is the output of the multiplexing circuit (1). (16) is a code generator,
Generates a replica of the synchronization code to be detected, and its output (16a>) is guided to the comparator (3).Comparator (3)
is a circuit that takes the output (2) of the multiplexing circuit and the output (16a) of the code generator (16) as input, and compares the two bit by bit. If they match, the logic value "1" is output, and if they do not match, it outputs a logical value "1". It outputs a logical value "01?" and leads its output signal Q (3a) to a parallel adder (4).
符号発生器（１６）は例えば読出し専用メモリ（以下Ｒ
ＯＭと呼ぶ）で構成され、計数回路（９）の゛出力をデ
ータ読出しアドレスとして入力する。The code generator (16) is, for example, a read-only memory (hereinafter referred to as R).
The output of the counting circuit (9) is input as a data read address.
計数回路（９）は°、例えばカウンタで構成され、識別
する同期符号の符号長と種類を区別できる長さを持って
いる。The counting circuit (9) is constituted by, for example, a counter, and has a code length and a length capable of distinguishing the type of synchronization code to be identified.
並列加算器（４）は、比較器（３）が出力する“１゛°
の数を例えば２進行号データに変換する回路であり、変
換信＠（４ａ）を比較器（５）に与える。（１７）は並
列加算器（４）がもたらす２進行号データ（４ａ）と比
較すべきデータを発生するデータ発生器であり、符号発
生器（１６）と同様に、計数回路（９）の出力信号によ
って同期符号検出条件を可変にできる。データ発生器（
１７）は例えばＲＯＭで構成される。比較器（５）は並
列加算器（４）の出力の変換信号（４ａ）とデータ発生
器（１７）の出力信号との大小関係を比較判定する。比
較器（５）の出力は、同期検出信＠（７）として外部に
取り出される。The parallel adder (4) outputs “1゛°” output from the comparator (3).
This is a circuit that converts the number into, for example, binary code data, and provides the converted signal @(4a) to the comparator (5). (17) is a data generator that generates data to be compared with the binary code data (4a) provided by the parallel adder (4), and, like the code generator (16), is the output of the counting circuit (9). The synchronization code detection conditions can be varied depending on the signal. Data generator (
17) is composed of, for example, a ROM. A comparator (5) compares and determines the magnitude relationship between the converted signal (4a) output from the parallel adder (4) and the output signal from the data generator (17). The output of the comparator (5) is taken out as a synchronization detection signal @(7).
次に、以上の構成の動作を説明する。Next, the operation of the above configuration will be explained.
第１図において、検出対象の同期符号を含む入力信号（
１ａ）（１ｂ＞は外部から与えられ、１ビットずつ多重
化回路に入力される。多重化回路（１）は、第２図の（
１ａ＞（１ｂ）（２＞の示したタイミングで入力信号の
多重化を行う。多重化された信号（２）は比較器（３）
の入力となる。In Figure 1, an input signal (
1a) (1b> is given from the outside and input to the multiplexing circuit bit by bit. The multiplexing circuit (1) is
Input signals are multiplexed at the timing indicated by 1a>(1b)(2>.The multiplexed signal (2) is sent to the comparator (3).
becomes the input.
一方、符号発生器（１３〉は同期符号を１ビツトずつ直
列に出力する。このタイミングは、多重化回路（１）が
データを出力する周期の間に、複数個の同期パターンを
直列に符号発生器（１３）から読出せる速度でおる。第
２図の（１６ａ＞に２種類の同期符号パターンＡ、Ｂを
読出す場合について示す。同期符号Ａ、Ｂは多重化回路
出力（２）が１ビツトシフトする間に符号発生器（１６
）で交互に読出されて比較器（３）に導かれる。このた
め、多重化回路出力（２）は１ビツトシフトする毎に比
較器（３）で異なる同期符号Ａ、Ｂとビット比較される
ので、異なる同期符号の検出を入力信＠（１ａ）（１ｂ
）入力周期に対して同時に行うことが可能である。On the other hand, the code generator (13) serially outputs synchronization codes one bit at a time.This timing is such that multiple synchronization patterns are serially generated during the period in which the multiplexing circuit (1) outputs data. (16a> in Fig. 2 shows the case where two types of synchronization code patterns A and B are read out. For synchronization codes A and B, the multiplexing circuit output (2) is 1. The code generator (16
) are read out alternately and guided to the comparator (3). Therefore, each time the multiplexing circuit output (2) is shifted by one bit, the comparator (3) compares the bits with different synchronization codes A and B, so the detection of different synchronization codes is performed using input signals @ (1a) (1b
) can be performed simultaneously for the input period.
比較器（３）は信号（２）及び（’１６ａ）をビット単
位で直列に入力し、同期符号の符号長に相当するビット
の比較を行う。比較器（３）の具体的な構成要素を第３
図に示す。多重化回路出力（２）と符号発生器出力（１
３）はそれぞれ、同期符号長に等しい長さを持つシフト
レジスタ（３ｂ）、（３ｃ）に収容され、直列並列変換
の後に比較回路（３ｄ）でビット単位の比較を行い、比
較器出力（３ａ）として導かれる。比較器出力（３ａ）
は、シフトレジスタ（３ｂ）に収容されている符号系列
が丁度シフトレジスタ（２ｃ）の符号に対応していると
きには同期符号長に対応する数の論理値Ｉｆ １１１を
、またシフトレジスタ（３ｂ）に収容されている符号系
列が同期符号に対してハミング距離Ｐを持つ時は２個の
論理値゛ＯｔｌとＬ−２個の論理値４１１ ＄１をもた
らす。The comparator (3) inputs the signals (2) and ('16a) in series bit by bit, and compares the bits corresponding to the code length of the synchronization code. The specific components of the comparator (3) are explained in the third section.
As shown in the figure. Multiplexer output (2) and code generator output (1)
3) are stored in shift registers (3b) and (3c) each having a length equal to the synchronization code length, and after serial-to-parallel conversion, a bit-by-bit comparison is performed in a comparator circuit (3d), and the comparator output (3a ). Comparator output (3a)
When the code sequence stored in the shift register (3b) exactly corresponds to the code in the shift register (2c), the logic value If 111 of the number corresponding to the synchronization code length is added to the shift register (3b). When the code sequence being accommodated has a Hamming distance P with respect to the synchronous code, it results in two logical values ``Otl'' and L-2 logical values 411 $1.
並列加算器（４）は論理値１１１１１の個数を例えば２
進行号に変換する回路であるから、比較器（３）で比較
した結果一致したビットの個数が例えば２進数で示され
る。このため、データ発生器が２進数Ｌ−Ｍを発生する
ように定めておけば、多重化回路（１）の入力信号（ｌ
ａ）、（１ｂ）に、検出の対象とする同期符号からのハ
ミング距離かＭより小さい符号が収容されている場合に
比較器（５）の出力（７）が論理値°“１パになる。The parallel adder (4) increases the number of logical values 11111 to 2, for example.
Since this is a circuit for converting into a progressive sign, the number of bits that match as a result of comparison by the comparator (3) is shown, for example, in a binary number. Therefore, if the data generator is set to generate the binary number LM, the input signal (l) of the multiplexing circuit (1)
If a) or (1b) contains a code that is smaller than the Hamming distance or M from the synchronization code to be detected, the output (7) of the comparator (5) becomes the logical value °“1pa. .
第２図で（７）で示した信号はこの１例である。The signal indicated by (7) in FIG. 2 is an example of this.
また、データ発生器（１７）には、並列加算器（４ａ）
と数値比較を行うための同期符号検出条件が記録されて
おり、例えばＲＯＭで構成される。The data generator (17) also includes a parallel adder (4a).
The synchronization code detection conditions for numerical comparison are recorded, and are configured, for example, in a ROM.
データ発生器（１７）には同期符号検出回路で検出すべ
きすべての同期符号に関する検出条件か記録してあり、
符号発生器（１６）と同様に、計数回路（９）の出力信
号をアドレスとして比較器（５）に検出条件を与える。The data generator (17) records detection conditions for all synchronization codes to be detected by the synchronization code detection circuit.
Similar to the code generator (16), the output signal of the counting circuit (9) is used as an address to provide a detection condition to the comparator (5).
符号発生器（１６）及びデータ発生器（１７）に同期符
号、同期符号検出条件の選択条件を与える計数回路（９
）は、例えばカウンタで構成される。A counting circuit (9) provides the code generator (16) and the data generator (17) with selection conditions for the synchronization code and synchronization code detection conditions.
) is composed of, for example, a counter.
なあ、上記実施例においては符号発生器（１６）やデー
タ発生器（１７）としてＲＯＭを用いたか、ＲＡＭなど
の他の記″隠手段を用いてもよいのは勿論である。Incidentally, in the above embodiment, a ROM is used as the code generator (16) and the data generator (17), but it is of course possible to use other storage hiding means such as a RAM.
［発明の効果コ
以上詳細に説明したように、この発明に係る同期符号検
出回路によれば、１つの回路構成を共通に使って、種類
の異なった同期符号か用いられたり、異なった検出条件
が必要となる場合でも対応できるので、同じ機能をもっ
た従来の回路より格段に構成か簡単になり、低１ｉｌＩ
ｉ格化を実現することができる。[Effects of the Invention] As explained in detail above, according to the synchronization code detection circuit according to the present invention, one circuit configuration can be used in common, and different types of synchronization codes can be used or different detection conditions can be used. It can be used even if a
It is possible to realize i-classification.
第１図は本発明の一実施例による同期符号検出回路の構
成図、第２図はその動作例を示すタイミング図、第３図
は第１図における回路要素の詳細図、第４図は従来の同
期符号検出回路の構成図、第５図は第４図の回路要素の
詳細図、第６図は第５図の回路要素の詳細図である。
図において、（１）は多重化回路、＜１ａ＞。
（１ｂ）は入力信号、（２）は多重化回路出力信号、（
３）は比較器、（３ａ）は比較回路出力信号、（３ｂ）
、（３ｃ）はシフトレジスタ、（３ｄ）は比較回路、（
４）は並列り０節器、（４ａ）はｍ ｔｌ ）ＪＤ ５
器出力信号、（５）は比較器、（６）はデータ発生器、
（７）、（７ａ＞。
（７ｂ）は同期演出信号、（８）は符号発生器、（９）
はＳＦ教回路、（１０）、（１０ａ）。
（１０ｂ）は同期符号検出信号発生回路、（１１）、（
１１ａ）、（１１ｂ）は同期検出回路、（１２）、（１
２ａ）、（１２ｂ）は同期検出回路出力信号、（１３）
は比較器、（１４）は並１’」加口器、（１５）はシフ
トレジスタ、（１６）は符号発生器、（１６ａ）は符号
発生器出力信号、（１７）はデータ発生器である。
なあ、図中、同一符号は同一、又は相当部分を示す。
代理人 弁理士 大 物 増 １雄
（他 ２名）
三りへ９Ｎ
ベ へ ＜Ｈ胃°躬 ミ
２ 曙
第３図
２： 冷ｔｃａヱふ化カイ名号
３： ｒヒ較器
１６０： ７−ＩＩ 号 発勺ニオ１日１刀イ名号第
４図
１１”ｉｎ
第５図FIG. 1 is a configuration diagram of a synchronization code detection circuit according to an embodiment of the present invention, FIG. 2 is a timing diagram showing an example of its operation, FIG. 3 is a detailed diagram of the circuit elements in FIG. 1, and FIG. 4 is a conventional 5 is a detailed diagram of the circuit elements of FIG. 4, and FIG. 6 is a detailed diagram of the circuit elements of FIG. 5. In the figure, (1) is a multiplexing circuit <1a>. (1b) is the input signal, (2) is the multiplexing circuit output signal, (
3) is a comparator, (3a) is a comparison circuit output signal, (3b)
, (3c) is a shift register, (3d) is a comparison circuit, (
4) is a parallel 0 node, (4a) is m tl ) JD 5
(5) is a comparator, (6) is a data generator,
(7), (7a>. (7b) is a synchronization effect signal, (8) is a code generator, (9)
SF teaching circuit, (10), (10a). (10b) is a synchronization code detection signal generation circuit, (11), (
11a) and (11b) are synchronization detection circuits, (12) and (1
2a) and (12b) are synchronization detection circuit output signals, (13)
is a comparator, (14) is an ordinary 1' adder, (15) is a shift register, (16) is a code generator, (16a) is a code generator output signal, and (17) is a data generator. . In the figures, the same reference numerals indicate the same or equivalent parts. Agent Patent attorney Daimono Masu 1 (and 2 others) 3 to 9N Be to <H stomach ° 謬 Mi 2 Akebono 3 figure 2: cold tca efuka chi name number 3: rhi comparator 160: 7- II No. 1 sword per day No. 4 Figure 11”in Figure 5
Claims (1)
化する多重化回路と、複数種類の同期符号検出信号を発
生可能な符号発生器と、上記多重化回路の出力と上記符
号発生器の出力とを比較する比較器と、この比較器の出
力を符号変換する並列加算器と、複数種類の同期符号検
出条件を発生可能なデータ発生器と、上記並列加算器の
出力と上記データ発生器の出力とを比較する比較器と、
上記符号発生器と上記データ発生器に対してどの種類の
信号を出力するかを指示する制御手段とを備えたことを
特徴とする同期符号検出回路。(1) A multiplexing circuit that multiplexes a plurality of input signal sequences including a synchronization code sequence, a code generator capable of generating multiple types of synchronization code detection signals, an output of the multiplexing circuit, and the code generator. , a parallel adder that converts the code of the output of this comparator, a data generator that can generate multiple types of synchronization code detection conditions, and a comparator that compares the output of the parallel adder with the data generator. a comparator that compares the output of the
A synchronous code detection circuit comprising: the code generator; and control means for instructing the data generator to output what type of signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61110216A JPH0783338B2 (en) | 1986-05-14 | 1986-05-14 | Sync code detector |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61110216A JPH0783338B2 (en) | 1986-05-14 | 1986-05-14 | Sync code detector |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62266933A true JPS62266933A (en) | 1987-11-19 |
| JPH0783338B2 JPH0783338B2 (en) | 1995-09-06 |
Family
ID=14530012
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61110216A Expired - Lifetime JPH0783338B2 (en) | 1986-05-14 | 1986-05-14 | Sync code detector |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0783338B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20140103240A1 (en) | 2012-10-17 | 2014-04-17 | Swagelok Company | Actuator with dual drive |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5193857A (en) * | 1975-02-17 | 1976-08-17 | ||
| JPS58177058A (en) * | 1982-04-08 | 1983-10-17 | Mitsubishi Electric Corp | Detecting circuit of synchronizing code |
| JPS59183547A (en) * | 1983-04-01 | 1984-10-18 | Mitsubishi Electric Corp | Digital signal detector |
-
1986
- 1986-05-14 JP JP61110216A patent/JPH0783338B2/en not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5193857A (en) * | 1975-02-17 | 1976-08-17 | ||
| JPS58177058A (en) * | 1982-04-08 | 1983-10-17 | Mitsubishi Electric Corp | Detecting circuit of synchronizing code |
| JPS59183547A (en) * | 1983-04-01 | 1984-10-18 | Mitsubishi Electric Corp | Digital signal detector |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0783338B2 (en) | 1995-09-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |