JPS62257205A - 定電流出力回路 - Google Patents
定電流出力回路Info
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- JPS62257205A JPS62257205A JP61100120A JP10012086A JPS62257205A JP S62257205 A JPS62257205 A JP S62257205A JP 61100120 A JP61100120 A JP 61100120A JP 10012086 A JP10012086 A JP 10012086A JP S62257205 A JPS62257205 A JP S62257205A
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- 230000003321 amplification Effects 0.000 abstract description 14
- 238000003199 nucleic acid amplification method Methods 0.000 abstract description 14
- 238000006243 chemical reaction Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- NGZUCVGMNQGGNA-UHFFFAOYSA-N 7-[5-(2-acetamidoethyl)-2-hydroxyphenyl]-3,5,6,8-tetrahydroxy-9,10-dioxoanthracene-1,2-dicarboxylic acid 7-[5-(2-amino-2-carboxyethyl)-2-hydroxyphenyl]-3,5,6,8-tetrahydroxy-9,10-dioxoanthracene-1,2-dicarboxylic acid 3,5,6,8-tetrahydroxy-7-[2-hydroxy-5-(2-hydroxyethyl)phenyl]-9,10-dioxoanthracene-1,2-dicarboxylic acid 3,6,8-trihydroxy-1-methyl-9,10-dioxoanthracene-2-carboxylic acid Chemical compound Cc1c(C(O)=O)c(O)cc2C(=O)c3cc(O)cc(O)c3C(=O)c12.OCCc1ccc(O)c(c1)-c1c(O)c(O)c2C(=O)c3cc(O)c(C(O)=O)c(C(O)=O)c3C(=O)c2c1O.CC(=O)NCCc1ccc(O)c(c1)-c1c(O)c(O)c2C(=O)c3cc(O)c(C(O)=O)c(C(O)=O)c3C(=O)c2c1O.NC(Cc1ccc(O)c(c1)-c1c(O)c(O)c2C(=O)c3cc(O)c(C(O)=O)c(C(O)=O)c3C(=O)c2c1O)C(O)=O NGZUCVGMNQGGNA-UHFFFAOYSA-N 0.000 description 1
- 241000272201 Columbiformes Species 0.000 description 1
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- Control Of Electrical Variables (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔Ｒ要〕
本発明は定電流出力回路であって、カレントミラー回路
の第１の出力電流の変換電圧を基準電圧と差動増幅して
上記カレントミラー回路の第２０出力電流を制御するこ
とにより、カレントミラー回路を構成する１−ランジス
タの電流増幅率に依存しない一定の出力電流を第３の出
力電流として取り出す。
の第１の出力電流の変換電圧を基準電圧と差動増幅して
上記カレントミラー回路の第２０出力電流を制御するこ
とにより、カレントミラー回路を構成する１−ランジス
タの電流増幅率に依存しない一定の出力電流を第３の出
力電流として取り出す。
（産業上の利用分野）
本発明は定電流出力回路に関し、特に゛ト導体集積回路
等に用いられる定電流出力回路に関する。
等に用いられる定電流出力回路に関する。
半導体集積回路内には各種の電子回路が構成され、その
中には供給された制御信号のレベルに応じて定電流を発
生出力する定電流出力回路がある。
中には供給された制御信号のレベルに応じて定電流を発
生出力する定電流出力回路がある。
この定電流出力回路は、その出力電流が常時一定である
ことが要望されている。
ことが要望されている。
第３図は従来の定電流出力回路の一例の回路図を示す。
同図中、トランジスタＱ＋のベースに端子１０よりυ制
御信号が入来する。トランジスタＱ２１Ｑ３は夫々のエ
ミツタ面積比が１：Ｎ＋ とされ、カレントミラー回路
を構成している。また、トうンジスタＱ４ 、ＱＳは夫
々のエミツタ面積比がにＮ２とされ、カレントミラー回
路を構成している。
御信号が入来する。トランジスタＱ２１Ｑ３は夫々のエ
ミツタ面積比が１：Ｎ＋ とされ、カレントミラー回路
を構成している。また、トうンジスタＱ４ 、ＱＳは夫
々のエミツタ面積比がにＮ２とされ、カレントミラー回
路を構成している。
制御信号がＬレベルのとぎトランジスタＱ１が遮断し、
電圧源１１よりトランジスタＱ２ 、 Ｑ３の構成づる
カレントミラー回路に電流１＋ （＝（Ｖ Ｖ
） ／ Ｒ＋ 、 ｃ−コｒＶＢ［２ハト７ＲＥ
Ｆ Ｂ［２ ンジスタＱ２のベース・エミッタ間電圧）が流れ込む。
電圧源１１よりトランジスタＱ２ 、 Ｑ３の構成づる
カレントミラー回路に電流１＋ （＝（Ｖ Ｖ
） ／ Ｒ＋ 、 ｃ−コｒＶＢ［２ハト７ＲＥ
Ｆ Ｂ［２ ンジスタＱ２のベース・エミッタ間電圧）が流れ込む。
これによってトランジスタＱ３のコレクタにはトランジ
スタＱｓ 、ＱＳの構成するカレントミラー回路から電
流■２が流れ、更にトランジスタＱ５のコレクタを流れ
る電流■３が端子１２より出力される。
スタＱｓ 、ＱＳの構成するカレントミラー回路から電
流■２が流れ、更にトランジスタＱ５のコレクタを流れ
る電流■３が端子１２より出力される。
上記の従来回路では、トランジスタ０２〜０５夫々の電
流増幅率ｈＦ［が十分に大きく、夫々のベース電流を無
視できるならば、ｌ２＝Ｎ＋ ・Ｉ１で、かつＩ３−
Ｎ２ ・Ｉ２であり、出力電流Ｉ３は一定とみなすこ
とができる。
流増幅率ｈＦ［が十分に大きく、夫々のベース電流を無
視できるならば、ｌ２＝Ｎ＋ ・Ｉ１で、かつＩ３−
Ｎ２ ・Ｉ２であり、出力電流Ｉ３は一定とみなすこ
とができる。
しかし、半導体集積回路では、ＰＮＰ型トランジスタの
電流増幅率ｈｒｔはそれほど大きくなく、かつバラツキ
がある。
電流増幅率ｈｒｔはそれほど大きくなく、かつバラツキ
がある。
従って、Ｎ２の値が大きく出力電流Ｉ３が大なる場合に
は、トランジスタＱ４ 、Ｑｓ夫々のベース電流を無視
できず、出力電流Ｉ３が電流増幅率ｈＦ［の影響を受け
、バラツキが生じるという問題点があった。
は、トランジスタＱ４ 、Ｑｓ夫々のベース電流を無視
できず、出力電流Ｉ３が電流増幅率ｈＦ［の影響を受け
、バラツキが生じるという問題点があった。
本発明は、このような点にか／ｖがみてなされたもので
あり、出力電流にバラツキがなく一定の定電流出力回路
を提供することを目的とする。
あり、出力電流にバラツキがなく一定の定電流出力回路
を提供することを目的とする。
（問題点を解決するための手段〕
本発明の定電流出力回路は、複数のトランジスタ（ＱＩ
４〜Ｑ１７）のベースを第１のコレクタに共通接続して
構成され、少なくとも第１及び第２及び第３のコレクタ
夫々から互いに略比例関係にある電流を出力するカレン
トミラー回路（２４）と、第２のλレクタの出力電流の
変換された電圧と基準電圧（ＶＲ，、）とを差動増幅し
て第１のコレクタの出ツノ電流を制御し、第３のコレク
タの出力電流を一定とする差動増幅回路（２２）とを有
する。
４〜Ｑ１７）のベースを第１のコレクタに共通接続して
構成され、少なくとも第１及び第２及び第３のコレクタ
夫々から互いに略比例関係にある電流を出力するカレン
トミラー回路（２４）と、第２のλレクタの出力電流の
変換された電圧と基準電圧（ＶＲ，、）とを差動増幅し
て第１のコレクタの出ツノ電流を制御し、第３のコレク
タの出力電流を一定とする差動増幅回路（２２）とを有
する。
本発明においては、カレントミラー回路の第２のコレク
タの出力電流の電圧変換値が晧準電圧■Ｒ［、と同一と
なるよう、第１のコレクタの出力電流がｔＩＩＩＩＩＯ
され、これに応じて第３のコレクタの出力電流が一定と
される。第１のコレクタの出力電流にはカレントミラー
回路を構成するトランジスタのベース電流も流れるため
、第３のコレクタの出力電流はカレントミラー回路のト
ランジスタの電流増幅率ｈＦＥに依存しない。
タの出力電流の電圧変換値が晧準電圧■Ｒ［、と同一と
なるよう、第１のコレクタの出力電流がｔＩＩＩＩＩＯ
され、これに応じて第３のコレクタの出力電流が一定と
される。第１のコレクタの出力電流にはカレントミラー
回路を構成するトランジスタのベース電流も流れるため
、第３のコレクタの出力電流はカレントミラー回路のト
ランジスタの電流増幅率ｈＦＥに依存しない。
第１図は本発明回路の一実施例の回路図を示す。
同図中、端子２０にはＬレベル又はＨレベルのυ制御信
号が入来し、ＮＰＮＰＮＰトランジスタのベースに供給
される。トランジスタＱｕのエミッタは基準電圧ｖｎｔ
ｒを発生する電圧源２１の負極に接続され、トランジス
タＱｕのコレクタは抵抗Ｒｎを介してトランジスタ０２
〜０５夫々のエミッタに接続されると共に、抵抗Ｒ１２
を介してトランジスタ（ｈ３のベースに接続されている
。
号が入来し、ＮＰＮＰＮＰトランジスタのベースに供給
される。トランジスタＱｕのエミッタは基準電圧ｖｎｔ
ｒを発生する電圧源２１の負極に接続され、トランジス
タＱｕのコレクタは抵抗Ｒｎを介してトランジスタ０２
〜０５夫々のエミッタに接続されると共に、抵抗Ｒ１２
を介してトランジスタ（ｈ３のベースに接続されている
。
ＮＰＮ型Ｉ・ランジスタＱ１２ＩＱ＋３は差動増幅回路
２２を構成しており、トランジスタＱＩ２のベースは電
圧源２１の正極に接続されて基準電圧■Ｒ［［を印加さ
れており、トランジスタＱＩ２のコレクタはトランジス
タＱＩ４のベース及び第１コレクタに接続されている。
２２を構成しており、トランジスタＱＩ２のベースは電
圧源２１の正極に接続されて基準電圧■Ｒ［［を印加さ
れており、トランジスタＱＩ２のコレクタはトランジス
タＱＩ４のベース及び第１コレクタに接続されている。
トランジスタＱ＋１のベースは抵抗ＲＩ２及びトランジ
スタＱ＋４の第２コレクタに接続され、トランジスタＱ
１３のコレクタは電源電圧Ｖｃｃの電源端子２３に接続
されている。
スタＱ＋４の第２コレクタに接続され、トランジスタＱ
１３のコレクタは電源電圧Ｖｃｃの電源端子２３に接続
されている。
ＰＮＰ型トランジスタＯ１４はマルヂコレクタタイプで
あり、エミッタに面したｍｍ１コレクタ、第２コレクタ
夫々の領域の周囲長比はＮ＋：１とされている。トラン
ジスタＱＭのエミッタは電源端子２３に接続されている
。
あり、エミッタに面したｍｍ１コレクタ、第２コレクタ
夫々の領域の周囲長比はＮ＋：１とされている。トラン
ジスタＱＭのエミッタは電源端子２３に接続されている
。
Ｐ Ｎ Ｐ ｆｆｌ”トランジスタＱＣｓのベースはト
ランジスタＱ＋４のベースと共通接続されてカレントミ
ラー回路２４を構成している。トランジスタＱ１４ＩＱ
Ｃｓ夫々のエミツタ面積比は１：Ｎ２とされている。ト
ランジスタＱＣｓのエミッタは電源端子２３に接続され
、カレントミラー回路２４の第３のコレクタであるトラ
ンジスタＱ１ｓのコレクタは出力端子２５に接続されて
いる。
ランジスタＱ＋４のベースと共通接続されてカレントミ
ラー回路２４を構成している。トランジスタＱ１４ＩＱ
Ｃｓ夫々のエミツタ面積比は１：Ｎ２とされている。ト
ランジスタＱＣｓのエミッタは電源端子２３に接続され
、カレントミラー回路２４の第３のコレクタであるトラ
ンジスタＱ１ｓのコレクタは出力端子２５に接続されて
いる。
上記の回路は、端子２０に入来する制御信号がＨレベル
のときトランジスタＱｎ／７１１通して出力動作を開始
する。このとき、トランジスタＱＩ４の第２コレクタよ
り抵抗Ｒ＋ｔに流れる電流Ｉｎに対し、トランジスタＱ
Ｈの第１コレクタよりトランジスタＱ＋２のコレクタに
流れる電流ｌＩ２は、Ｉ １２＝Ｎ＋ ・ｌ ｎと表
わされる。また、Ｆ記電流１ ＋＋及びＩ １２はトラ
ンジスタＱＨのエミッタを流れるため、トランジスタＱ
＋ｓのコレクタより出力される電流Ｉ宣３はｌｌ３＝Ｎ
２ ・（ＩＩｌ＋Ｉ＋２）と表わされる。
のときトランジスタＱｎ／７１１通して出力動作を開始
する。このとき、トランジスタＱＩ４の第２コレクタよ
り抵抗Ｒ＋ｔに流れる電流Ｉｎに対し、トランジスタＱ
Ｈの第１コレクタよりトランジスタＱ＋２のコレクタに
流れる電流ｌＩ２は、Ｉ １２＝Ｎ＋ ・ｌ ｎと表
わされる。また、Ｆ記電流１ ＋＋及びＩ １２はトラ
ンジスタＱＨのエミッタを流れるため、トランジスタＱ
＋ｓのコレクタより出力される電流Ｉ宣３はｌｌ３＝Ｎ
２ ・（ＩＩｌ＋Ｉ＋２）と表わされる。
ところで、差動増幅回路２２はトランジスタＱＩ３のベ
ース電圧（１１１・ＲＩ２）が、基準電圧ＶＲＥｒと同
一となるよう電流１１２を制御しでいろ。
ース電圧（１１１・ＲＩ２）が、基準電圧ＶＲＥｒと同
一となるよう電流１１２を制御しでいろ。
従って、トランジスタＱｇ、Ｑ＋ｓ夫々の電流増幅率ｈ
［［のバラツキにより、例えば電流Ｉ ｎ及び１１２が
定格値より大なる場合、トランジスタＱＩ３のベース電
圧が高くなるため、電流ＩＩ２が減少せしめられ、これ
に応じて電流Ｉ ｎが減少せしめられ定格値で安定する
。
［［のバラツキにより、例えば電流Ｉ ｎ及び１１２が
定格値より大なる場合、トランジスタＱＩ３のベース電
圧が高くなるため、電流ＩＩ２が減少せしめられ、これ
に応じて電流Ｉ ｎが減少せしめられ定格値で安定する
。
これによって、出力電流Ｉ ＩｎはトランジスタＱｎ、
Ｑ＋ｓの電流増幅率ｈＦＥに依存することなく、電流増
幅率ｈＦＥにバラツキがあっても常に一定となる。
Ｑ＋ｓの電流増幅率ｈＦＥに依存することなく、電流増
幅率ｈＦＥにバラツキがあっても常に一定となる。
また、Ｎｌ 、Ｎ２夫々の値を大とすることにより、抵
抗Ｒ１２の消費電力を小とすることができる。
抗Ｒ１２の消費電力を小とすることができる。
なお、カレントミラー回路２４は第２図に示す如く、マ
ルチコレクタタイプのトランジスタＱＩ＜の代りにトラ
ンジスタＱＩ６．０Ｉ７を用いて構成してｂ良い。
ルチコレクタタイプのトランジスタＱＩ＜の代りにトラ
ンジスタＱＩ６．０Ｉ７を用いて構成してｂ良い。
同図中、ＰＮＰ型トランジスタＱＩ６のコレクタがトラ
ンジスタＱ１３のベースに接続され、ＰＮｒ−’型トラ
ンジスタＱ＋ｙのコレクタがトランジスタＱ＋ｚのコレ
クタに接続され、トランジスタＱ＋ｙのコレクタとトラ
ンジスタＱ５ 、 ＱＣｓ 、 ＱＩ７夫々のベースと
が共通接続され、トランジスタＱ１６゜Ｑ１７夫々のエ
ミッタが電源端子２３に接続される。
ンジスタＱ１３のベースに接続され、ＰＮｒ−’型トラ
ンジスタＱ＋ｙのコレクタがトランジスタＱ＋ｚのコレ
クタに接続され、トランジスタＱ＋ｙのコレクタとトラ
ンジスタＱ５ 、 ＱＣｓ 、 ＱＩ７夫々のベースと
が共通接続され、トランジスタＱ１６゜Ｑ１７夫々のエ
ミッタが電源端子２３に接続される。
また、トランジスタＱＩ６．０Ｉ７夫々のエミツタ面積
比が１：Ｎ１とされ、トランジスタＱ＋ｙのエミッタ面
積に対するトランジスタＱ５のエミッタ面積の比が１：
Ｎ２とされている。この場合出力電流１１３は、１１３
−Ｎｌ ・Ｎ２・Ｉｎと表わされる。
比が１：Ｎ１とされ、トランジスタＱ＋ｙのエミッタ面
積に対するトランジスタＱ５のエミッタ面積の比が１：
Ｎ２とされている。この場合出力電流１１３は、１１３
−Ｎｌ ・Ｎ２・Ｉｎと表わされる。
この変形例の回路においても第１図示の回路とまったく
同一の動作を行ない出力電流１１３はトランジスタＱ１
ｓ ＊ ＱＣｓ 、 Ｑｙの電流増幅率ｈ「［に依存せ
ず一定となる。
同一の動作を行ない出力電流１１３はトランジスタＱ１
ｓ ＊ ＱＣｓ 、 Ｑｙの電流増幅率ｈ「［に依存せ
ず一定となる。
上述の如く、本発明によればカレントミラー回路の第３
のコレクタの出力ｍｌは、カレントミラー回路を構成す
るトランジスタの電流増幅率ｈＦＥに依存せず、上記電
流増幅率ｈＦ［にバラツキがあってｂ１常に一定となる
。
のコレクタの出力ｍｌは、カレントミラー回路を構成す
るトランジスタの電流増幅率ｈＦＥに依存せず、上記電
流増幅率ｈＦ［にバラツキがあってｂ１常に一定となる
。
第１図は本発明の定電流出力回路の一実施例の回路図、
第２図は本発明の定電流出力回路の変形例の回路図、
第３図は従来回路の一例の回路図である。
第１図及び第２図において、
２１は電圧源、
２２は差動増幅回路、
２４はカレントミラー回路、
２５は出力端子、
Ｑｌｌ−Ｑ１７はトランジスタ、
Ｒ１１，Ｒ＋２は抵抗である。
代理人 弁理士 井 桁 自 −
末完用四シ司賂鴇
第１し１
第２図
失米回協り８烙囮
第３１シコ
Claims (1)
- 【特許請求の範囲】 複数のトランジスタ（Ｑ＿１＿４〜Ｑ＿１＿７）のベー
スを第１のコレクタに共通接続して構成され、少なくと
も第１及び第２及び第３のコレクタ夫々から互いに略比
例関係にある電流を出力するカレントミラー回路（２４
）と、 該第２のコレクタの出力電流の変換された電圧と基準電
圧（Ｖ＿Ｒ＿Ｅ＿Ｆ）とを差動増幅して該第１のコレク
タの出力電流を制御し、該第３のコレクタの出力電流を
一定とする差動増幅回路（２２）とを有することを特徴
とする定電流出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61100120A JPS62257205A (ja) | 1986-04-30 | 1986-04-30 | 定電流出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61100120A JPS62257205A (ja) | 1986-04-30 | 1986-04-30 | 定電流出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62257205A true JPS62257205A (ja) | 1987-11-09 |
| JPH0462606B2 JPH0462606B2 (ja) | 1992-10-07 |
Family
ID=14265481
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61100120A Granted JPS62257205A (ja) | 1986-04-30 | 1986-04-30 | 定電流出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62257205A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59218015A (ja) * | 1983-05-26 | 1984-12-08 | Sony Corp | カレントミラ−回路 |
-
1986
- 1986-04-30 JP JP61100120A patent/JPS62257205A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59218015A (ja) * | 1983-05-26 | 1984-12-08 | Sony Corp | カレントミラ−回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0462606B2 (ja) | 1992-10-07 |
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