JPS62247567A - 静電誘導サイリスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、阻止電圧が高く、順方向電圧降下が低くて、
かつスイッチング速度の速い静電誘導サイリスタに関す
る。

基本的にはｐｎｐｎ四層構造で構成される従来のサイリ
スタは、ゲート電極によるスイッチオフが難しく、しか
もたとえゲートによる遮断ができてもその速度が極めて
遅いという欠点を有していた。これに対し、ゲートを有
するダイオード構造に構成ざれた静電誘導サイリスタ（
以下Ｓ■サイリスタと称す。》は、ゲートによる遮断が
極めて容易で、しかもその遮断時間が速いという特長を
備えている。ＳＩサイリスタの代表的構造例とその動作
原理を説明する図面を第１図に示す。第１図＜ａ　＞は
、ＳＩサイリスタの表面ゲート構造の代表例の断面図で
ある。

第１図（ｂ　）は、ゲート・ゲート間のチャンネル断面
の遮断時のポテンシャル分布、第１図（Ｃ）及び（ｄ　
＞は、カソード・アノード間の遮断時のポテンシャル分
布、第１図＜ｅ　）及び（『）は、ゲート・アノード間
の遮断時のポテンシャル分布である。

第１図（ａ　）で、ｐ＋領域１１及び１４はアノード領
域、ゲート領域であり、ｎ中領域１３はカソード領域、
ｎ−領域１２はチャンネルを構成する領域である。１１
’、１３’、１４’はＡ！、ＭＯ、Ｗ、ＡＵ等あるいは
その他の金属、もしくは低抵抗ポリシリコンあるいはこ
れらの複層構造から成るアノード電極、カソード電極、
ゲート電極である。１６はＳｉ　０Ｒ１Ｓ１３Ｎ４、Ａ
ＪＬ２ｏ３、ＡＪｌＮ等あるいはその他の絶縁層、もし
くはこれらの複合絶縁層もしくは１ｉ！ｌｉ層絶縁層で
ある。アノードに所定の正電圧が加わった状態でも電流
の流れない遮断状態が実現される理由を第１図（ｂ）乃
至（ｆ）のポテンシャル分布を用いて説明する。第１図
（ｂ）は、ゲートに所定の逆バイアス（Ｖ、−０も含め
て）が加わった状態でのチャンネル断面方向のポテンシ
ャル分布を示す。これ以後のポテンシャル分布はすべて
電子に対して示しており、ポテンシャルの低い所程電子
は到達し易い。従って、正電荷を持つホールは全く逆で
ポテンシャルの高い所に程到達し易い。第１図でポテン
シャルＯとあるのが、カソードのボテフシ１ｒルを示し
ている。（ｂ）図中のｖｂｉ　はゲート・チャンネル間
の拡散電位である。チャンネル中央のポテンシャルｖ、
′が電子の右づる熱エネルギーＫＴ　（Ｋ　：ボルツマ
ン定数、Ｔ：温度）Ｊ：り充分大きければ、カソードか
らこの障壁を越えてアノード側に注入される電子は殆ん
ど存在しない。第１図（Ｃ）及び（ｄ　＞は、チャンネ
ル中央のカソードからアノードまでのポテンシャル分布
を示している。（ｄ　）でのアノード電圧■４は、（Ｃ
）図の場合より大きくなっている。アノード側に示され
ているｖｂｉ　はアノード・チャンネル間の拡散電位で
ある。カソード側からの電子注入は、カソード前面に生
ずるポテンシャル最大になる点即ち、固有ゲートのポテ
ンシャル障壁−■８′により抑止されている。一方、ア
ノード側は、ｎ−領１４１２のアノード近傍が完全には
空乏化せずに残るためｐ　＋　ｎ−接合の拡散電位によ
りチャンネル領域へのホール注入が抑止されている。即
ち、カソードからアノードに至る通路をみるとｎ”　ｎ
−ｐ＋というダイオード構造になっており、それに順方
向電圧が加わっても電流が流れない理由が判ったわけで
ある。即ち、カソード側アノード側にそれぞれキャリア
注入を抑える電位障壁が生じていて、電流が流れること
を抑えているわけである。更に、アノード電圧ｖ９を増
大させた時のポテンシャル分布が第１図（ｄ　）である
。カソード側はアノード電圧■αの増大につれて、逆方
向ゲート電圧Ｖ、をカソード・ゲート間の耐圧の範囲内
で大きくすれば常に充分高いボテンシ７ｐル障壁を作り
得る。ゲート・カソード間は最大順方向阻止電圧を実現
するに十分な耐圧があるとしている。ところが、アノー
ド電圧ｖ４がさらに増加して、アノード側はｎ−″領域
１２がアノード領域まで殆んど完全に空乏化してしまえ
ば、ホール注入を抑止するポテンシャル障壁が図示する
ように小さくなってしまう。こうなると、カソード側の
電子注入は抑えられているが、アノード側からホールが
注入されることになり、ポテンシャルの高い方にホール
は流れ込む。そうなると、固有ゲート近傍にもホールが
流れ込むから、固有ゲートのポテンシャルＩｌ’ｌ！ｌ
が実質的に低下し、カソードからの電子注入が起るとい
うことになって、電流が流れ始めてしまう。この状態が
、最大の順方向阻止電圧を与えることになる。もちろん
、ゲート・カソード間の耐圧が充分でない場合には、カ
ソード側に十分なポテンシャル障壁ができずに、アノー
ド側は充分にボール注入を抑えていても、カソード側か
ら電子注入が起って、電流が流れ始めることもある。

第１図（ｅ　）及び（ｆ　）は、ゲート・アノード間の
ポテンシャル分布を（Ｃ）図及び（ｄ　）図のｖＱに対
して示している。ゲート・アノード間は、ｐ　ｎ　ｐ　
構造となっており、アノードに正電圧ｖ９、ゲートに逆
バイアス〈負電圧）（Ｖ？−０も含めて）が印加された
状態では、ゲート側が逆方向に、アノード側が順方向に
バイアスされることになる。従って、空乏層はゲート側
からアノードに向って拡がることになる。電界強度は、
ゲート近傍のｎ−領域が一番強いことになる。ゲート・
アノード間の電界分布を、第１図（ｆ）に相当する状態
に対して、第１図（（＋　＞に示す。最大電界強度Ｅ　
ｍａｘは、当然のことながら、なだれ開始の閾値電界Ｅ
５より小さくなければならない。カソード側やアノード
側の電位障壁が消滅する電圧印加状態で、Ｅ□ａｘがＥ
Ｂを越えれば、最大順方向阻止電圧は、この電圧に決ま
ってしまう。

大電力のスイッチングデバイスであるサイリスタに要求
される特性を列記すると、（１）最大順方向阻止電圧Ｖ
ＢｃＬ１．．い二人、（２）電圧増幅率μ：大（できる
だけ小さなゲート電圧で大きな阻止電圧実現）、（３）
導通時の電流■４：大、（４）導通時の電圧降下Ｖ４ｄ
　：小（（３）、〈４）の意味するところは、導通時の
抵抗小）、（５）スイッチング速度が速い、（６）遮断
時の電流利得Ｇ：大等である。

阻止電圧を大きくするためには、第２図で１２を長くし
なければならない。しかしある程度以上長くするように
なると、この構造では、ゲート近傍の電界強度Ｅ　ｍ１
ＬＸが大きくなって、なだれ開始の閾値電界Ｅ８を越え
てしまい、なだれによって最大阻止電圧が決まってしま
うことになる。なだれ開始の閾値電界は、領域の厚さに
もよることではあるが、Ｓｉでは略々２００ＫＶ／ｃｍ
程度、Ｑａ　Ａｓではもう少し高い。又、不必要に２□
を長くすることは、キャリアの走行時間等を長くしてス
イッチング速度を遅くするし、また導通時の電圧降下Ｖ
多ｄを太き（する。

本発明の目的は、叙上の欠点を除去し、電圧降下が小さ
く、最大順方向阻止電圧も大きく、かつスイッチング速
度も速い静電誘導サイリスタを提供することにある。

以下図面を参照しながら本発明を説明する。

最大阻止電圧が許す限り、０−領域１２の厚さは薄い程
、スイッチング速度−し速く、電流ら多く流れ、電圧降
下も小さくて望ましい。そうするためには、内部の電界
強度ができるだけ均一で、なだれの閾値電界強度Ｅｖ、
より小さく抑えられなければならない。電界強度を均一
にするには、ｎ−領１ｉｉ！１２の不純物密度Ｎｐは低
い程望ましい。しかし、領１！１２の不純物密度が低す
ぎると、アノード近傍まで、低いアノード電圧で完全に
空乏化してしまい。アノード側のホール注入抑止機構が
きかなくなって、最大阻止電圧Ｖ、ユｍ１ＬＸが低下す
る。

第２図（ａ　）は、本発明の８１サイリスタの平面図、
第２図（ｂ）は、（ａ　）図のＡ−Ａ’線に沿う断面の
１チャンネル分を示している。

第２図（Ｃ）及び（ｄ　）は、ゲート・アノード間のポ
テンシャル分布である。

内部の電界強度はできるだけ均一にして、しかも所定の
アノード電圧まで電流が流れないようにするには、第２
図＜ａ　＞に示すような構造にすればよい。即ち、ゲー
ト・アノード間の殆んどの領域は不純物密度の極めて低
いｎ−一領域１２により構成され、アノード近傍にだけ
不純物密度の比較的高いｎ領域１５を設ければよい。他
の領域は、第１図（ａ）と全く同様である。

第２図（ｄ　’）は、第２図（ｃ）に比べてＶｃＬの値
が大きい場合のポテンシャル図を示している。各領域の
役割は第１図の場合と同じである。新たにｎ領域１５が
アノードに隣接して設けられている。最大阻止電圧ｖＢ
Ｑ、ｍｃＬｘは、ｎ−−領域１２の厚さでかせぎ、アノ
ード側のホール注入抑止はｎ領域１５で行なう構造にな
っている。

第２図（ｄ　’）のポテンシャル分布は、はぼ最大阻止
電圧が印加された状態に対応している。

ゲートから延びた空乏層が、ｎ領域１５中に入り込みほ
とんど７ノード領域の到達した状態になっている。その
時の、ｎ−一領域のゲート領域接合面の最大電界Ｅ　ｆ
ｆ１ａＸがなだれ開始の閾電界ｈｌｌＥＦ、よりやや小
さな値になされており（第２図＜８））、なだれは開始
していない。この電圧印加状態でゲート印加の逆バイア
スも、ゲート・カソード間耐圧に近いように設計するこ
とが望ましい。ゲート・カソードが隣接して設けられる
ほど、ゲートのアノード方向の流さが短くで高い電圧が
阻止できて、順方向電圧降下Ｖ　３ｄが小さくてすむ。

ｎ領域１５の厚さが厚すぎると、最大阻止電圧印加時で
も空乏層にならない領域がｎ領域１５に多量に残って、
ポテンシャルが平坦な部分が長く存在することになる。

即ち、ゲートが開いて電子が流れ込み、ｎ領域１５に電
子が蓄積してアノード側障壁が消滅しても、アノードか
らチャンネル側に注入されるホールの注入効率が低下し
、同時にホールの注入速度が遅くなって、スイッチング
速度の劣化及びＶｊｃｔの増大を引き起す。したがって
、ｎ領域１５は薄い程望ましいことになる。薄い領域で
しかも所定の最大阻止電圧で空乏層がほぼアノードに到
達するようにするためには、ｎ領ＶＬ１５の不純物密度
は高い程望ましいことになる。ただし、ｎ領域１５の不
純物密度が高い程、ホールのポテンシャル障壁を引き下
げるために、その領域に流れ込まなければならない電子
の出が多くなって、スイッチング時間をやや遅くするこ
とが起ってくる。

ｎ−一領域１２の不純物密度をＮい、とするとｎ−一　
領域１２が全領域空乏化したときのゲート領域１４端と
ｎ領域１５に隣接する所の電界強度の差は、略々Ｎ、、
、ｚ□／εで与えられる。ｑは単位電荷、εは誘導率で
ある。、２２＝５００μｍとすると、Ｎ　ｔ）１−　Ｉ
　Ｘ　１Ｑ”ｃｍ−３としたときのＮ、１．ｆ２／εの
値は、およそ８０ＫＶ／ｃｍになる。ゲート端面での電
界強度Ｅ１．．ａｘを、１５０ＫＶ／ｃｍｋ−抑えルト
、Ｌよ＝５００μｍで５５０°Ｏｖ程度の阻止電圧が実
現される。Ｅ　ｍＬＸが１８０ＫＶ／ｃｍまで許せれば
、７０ｏｏｖｊｆ１度の阻止電圧が、ｉ、−５００ｔ１
ｍで実現される。Ｎ　　　−１Ｘ１０　　Ｃ１ｍ　　と
するし１ と、Ｎ　　　　、１２２／εはほぼ８ＫＶ／ｃｍとなる
。

し１） この時には、ゲート端電界強度Ｅ、。が１５０ＫＶ／ｃ
ｍで、１２−５００μｍとすると７２０ｏｖ程度の阻止
電圧が実現される。１□を（伺えば、５０μｍとする。

”　ｂ、−Ｉ　Ｘ　１０”ｃｍ−’としたときのＮｐ１
＄Ｊｌよ／εの値は、およそ８ＫＶ／ｃｍ　　、　Ｎ　
ｐｌ　−ＩＸｌｏ　　ａＩｌ　　としだときであれば、
ＮＩ）１）ｊＬ２／εはおよそ０．８Ｋｖ／ａｍとなる
。Ｅｌｙｌ、ｕを１５０ＫＶ／ａｍに抑えると、このＳ
Ｉサイリスタでは、それぞれ、７３０Ｖ、及び７５０■
程度の最大順方向阻止電圧が実現される。Ｎｐｌを１Ｘ
１０ｃｎ＋　　程度の値にすれば、たとえば、４００■
の阻止電圧は、２７μｍ以下のｆ２で実現される。ｎ−
″−領域１２と口領域１５の境界の電界強度は、Ｅ、、
、ｘ−Ｎ　　　Ａ　よ／εで与えられる。従って、ν１
） ｎ領域１５の不純物密度ＮＯ２及び厚さ１３は、略々法
の関係を満すように決定する。

Ｅ６．８−人Ｕ孟Ｌ−５庄虻　・・・（１）６　　　　
　　　　　　ξ Ｎｐｌ−１Ｘ１０　　ｃｇｇ　　なら、λ、は１μｍ程
度であれば充分だし、Ｎ　　　−１ｘｉＱ”ａｍし２ づならｉ３は０．１〜０．２μｍで充分である、ＮＩ）
２−１×１０１ｓＣＩｌｌ−３テアレバＪＬ３ハ１０μ
ｍＰｉ！ｔｘ以下である。最大阻止電圧■、１ｙｌａｘ
は、略々法の式で与えられる。

上肢しｈ二　　　　　　　　　　　・・・（２）２ε この値が実現されるためには、カソード・ゲート間の耐
圧が高くて、ゲートを充分逆バイアスできて、カソード
側から電子注入が起らないような十分なポテンシャルバ
リアがゲートにより生成できるときに限られる。Ｅ　ｆ
ｆ１ａＸは、なだれ開始の閾値電圧Ｅ８との関係で決め
ればよい。

式（２）によれば、できるだけ薄いＬ２で大きな阻止電
圧を実現するには、Ｎｐｆは小さい程望ましいことがわ
かる。即ち、領域１２は、真性半導体もしくは実質的に
真性半導体に近いｉ領域であることが望ましい。即ち、
Ｎ　Ｄｌｌ−’２２／２εがＥ８にくらべて充分無視で
きる程に小さく選べばよいわけである。

このように、本発明のＳＩサイリスタにおいては、最大
順方向阻止電圧■ＢＱｆｆｌいが、でさるだけ薄いデバ
イス厚さで実現されるように、カソード側固有ゲートの
電位障壁高さ、アノード側電位障壁高さ、及びゲート領
域接合面の電界強度がなだれ閾値電界Ｅ、を越えないよ
うにするなどの配慮がなされている。内部の電界強度が
略々均一であることから、導通状態になった時の電流値
が大きく、同時に順方向降下電圧が低い。また、ゲート
に逆方向バイアスを加えて遮断するときも、かなりのキ
ャリアがドリフトで走行していることから、スイッチン
グ時間が短いことになる。

本発明の他の実施例について説明する。以後の構造では
、１チャンネル分だけ示すことにする。大電流にするに
は、これらを多数並列にならべたマルチチャンネル構造
にすればよい。

第３図は、埋め込みゲート型構造の本発明のＳＩサイリ
スタの断面構造例である。ゲートのｐ＋領域１４が網目
状やストライブ状等にｎ−−領［１２中に埋め込まれて
いる。カソードｎ“領域１３は、チャンネル中央部に向
って突出している。ゲート・カソード間もｎ−一領域１
２と同一領域としているが、製造方法によっては変化ザ
る場合が多い。高抵抗領域がゲート・カソード間に存在
するので、ゲート・カソード間耐圧が大きく、その静電
容量は少ない。第３図では、カソード領域領域が主表面
全面にわたっている場合を示しているが、チャンネル中
央付近にのみ、チャンネル中央に向って突出させた構造
でもよい。もちろん、こうした突出部がなく、ｎ＋領［
１３は平坦でもよい。この埋め込みゲート構造では、ゲ
ート抵抗が高くなり易く、スイッチング速度が遅くなる
欠点があるから、ゲートのストライブは短くして、表面
に抜いて全屈電極を設けておけばよい。

第４図の１７は、絶縁層である。絶縁層の上に、ｐ＋ゲ
ート領域１４が設けられている。この構造では、ゲート
領域１４の主要部は単結晶である必要はなく、多結晶で
もよいし、多孔質結晶でもよい。ゲート領域底面に絶縁
層１７が設けられていることから、アノードから流れ込
むホールのうち、ゲートに流れ込む母が少なく、電流利
得（ターンオフ利得）の大きなＳＩサイリスタになる。

第５図及び第６図は、絶縁ゲート型８１サイリスクの例
である。ＳＩサイリスタは、チャンネルの電位をゲート
により制御することによって、オンオフ制御を行なうか
ら、ゲート構造は接合型に限らず基本的にはいかなる構
造でもよい。

第５図は、絶縁ゲートが主表面に設けられた構造である
。この例で、ｐ領域１４は、駆動ゲートの役割を果すわ
けではない。カソード領域の電子は、絶縁ゲート１４′
により制御されて、絶縁ゲート（以ｌＭＯＳゲートと称
す）とｐ領域１４で囲まれるチャンネルを始めは、はぼ
主表面に沿って横に流れ、次にアノード方向に向って流
れる。第５図（ｂ）は、第５図（ａ　）のカソード領域
の紙面垂直方向の断面構造を示している。図では、ｐ領
域１４には独立した電極１４　が設けられている。１４
２には、独立の電位が与えられてもよいし、浮遊状態に
なされてもよい。もちろん、カソード電極１３′と直結
してもよい。この場合には、アノードから注入されたホ
ールは、殆んどｐ領域１４に流れ込み、電極１４　を介
してカソード電極１３′に流れるから、ホールのはけが
よく動作速度が速い。当然のことながら、ＭＯＳゲート
になっているので電流和１りは非常に大きい。ｐ領域１
４が浮遊状態のときには、ｐ領域１４に流れ込んだホー
ルにより、従来のサイリスタと同じ動作が現われ、ＭＯ
Ｓゲートによる遮断ができなくなる場合がある。多くは
、カソード電極と直結するか、独立電位を与えて動作さ
せることになる。第５図（Ｃ）は、第５図（ａ　）を改
良したものの例である。ＭＯＳゲートが隣接するカソー
ドｍ域間に均一に設けられた例が第５図（ａ）である。

中央付近で本来アノード方向に流れなければならない電
子に対して、この構造では逆電界ができ易いので、第５
図（Ｃ）では中央付近の絶縁層の厚さを厚くして、逆電
界の現われることを抑えている。第５図のｐ領域の厚さ
や不純物密度は、最大阻止電圧印加時にアノード・カソ
ード間がパンチングスルーして直接電流が流れることの
ないようにしておけばよい。同時に、ｐ領１ｓ！１４に
は電流が流れるから、流れる電流により生じる電圧降下
が充分無視できる程度に小さくなるように、寸法及び不
純物密度を選べばよい。不純物密度は比較的高いことが
望ましいことになる。

第６図は、同じ＜ＭＯＳゲートＳＩサイリスタの断面構
造例である。ＭＯＳゲートが切り込まれた領域の側面に
沿って設けられている。

この構造は、文字とおりｐ”ｎｎ−−ｎ＋ダイオードの
ＭＯＳゲート制御型ＳＩサイリスタとなっているから、
アノードから流れ込んだホールはすべてカソードに流れ
込むことになり、遮断時の速度がやや遅くなるという欠
点が存在する。ただし、ターンオフ利得は極めて大きい
。

第５図、第６図のゲートはショットキ電極でもよい。

第７図に、本発明のＳｌナイリスタの他の実施例を示す
。切り込まれた領域の底面にｐ＋領領域設けて、ゲート
領域とした例が第７図（ａ）である。切り込まれた領域
の底面近傍の側面にｐ＋領領域設けて、ゲート領域とし
た例が第７図（ｂ　）である。ゲート・カソード間容量
が減少し、ゲート・カソード間耐圧が向上する構造にな
っている。ｐ＋領域１４が切り込み領域底面、全面にあ
る、第７図（ａ　）の構造は、ゲートに流れ込むホール
が多いため電流和１ｑが小さくなり易い。第７図（ｂ）
では、ゲート領域が小さいから、ゲートに流れ込む電流
が少なく、電流利得が大きい。

第８図乃至第１１図は、分割ゲート構造の本発明のＳＩ
サイリスタである。この分割ゲート構造では、一方のｐ
＋ゲート領域はチ計ンネル領域の電位を設定するために
零を含めた固定電位が与えられており、同時にホールの
吸い出し電極の役割をしている。第８図乃至第１１図で
は、すべて固定電位ゲー；−がカソードに直結された例
が示されている。

第８図で、り”ｆｌｔｆｃ１４が駆動ゲート、ｐ中領域
１４　は固定電位ゲートである。駆動ゲートが半分に減
少するから、静電容重が小さくなって、動作速度が速く
なり、同時に駆動ゲートに流れ込むホールの出が減少し
て、電流利得が大きくなる。

電流和１ｑがさらに大きくなるように、駆動ゲートの底
面に絶縁層を設けた例が第９図である。この例では、駆
動ゲートに流れ込むホールの量が非常に小さくなり、電
流利得は大幅に改善される。

分割ゲート構造の欠点の１つは、大電圧を阻止するため
に、駆動ゲートに大きな逆ゲートバイアスを加えると、
固定電位ゲートと駆動ゲートの間にパンチングスルー電
流が流れることである。分割ゲートの特長を生かしなが
ら、この分割ゲートの唯一の欠点とも言えるゲート間の
パンチングスルー電流を極端に減少させた例が第１０図
である。第１０図では、固定電位ゲートのチャンネルに
沿う側面に絶縁層が設けられている。アノードからのホ
ールの一部もしくは多くは、固定電位ゲートの底面に流
れ込んで、カソード電極の電流となる。

分割ゲート構造で、駆動ゲートをＭＯＳゲートにして、
電流和１りを大きくし、かつホールのはけはよくするよ
うになした例が、第１１図である。

第８図乃至第１１図は、駆動ゲート及び固定電位ゲート
が殆んど同一の深さまで設けられた例を示したが、必ず
しもこうする必要はない。

固定電位ゲートをより深く設けることによって、ホール
の吸い出し効率をよくし、大電圧の遮断をより容易にす
ることもできる。

第１２図＜ａ　＞には、第２図に相当する平面ゲート構
造において、ゲート領域１４が主表面から離れた部分に
にり広い領域を有する構造例を示す。ゲート・カソード
間の耐圧は大きく、静電容■は小さい。しかも、遮断の
効率が極めて良いという特長を第１２図（ａ　）の構造
のＳＩサイリスタは有している。

第１２図（ａ）のように、ゲート領域が主表面より離れ
た部分により広い領域を有する構造は、第４．６．８．
９．１０．１１図の構造にもそのまま適用できる。

第１２図＜ａ　）のような、末広がりのゲート構造は、
たとえばＨＦ水溶液を用いたシリコンの多孔質化の技術
を用いれば容易に実現できる第１２図（ｂ）は、ｐ＋ゲ
ート領１４１４の底面に絶縁層１６を形成し、遮断時の
電流利得を大きくする構造となっている。第１２図（ｂ
）のような構造は、ｐ＋ゲート領域を）−ＩＦ溶液によ
るＦＱ極化成法により、多孔質シリコンとした後、酸素
のイオン注入によるＳｉ　Ｏ２絶縁ｗ１１６の形成、そ
のＩＢの拡散もしくはイオン注入により形成できる。

ｐ＋ゲート領域１４の間隔Ｗは、小さな逆ゲートバイア
スで大きな順方向阻止電圧を実現するためには小さい程
望ましい。ゲート・カソード間の耐圧が所望の値以下に
低下しない程度に、ゲート、カソードは隣接させて、Ｗ
は小さくすることが望ましい。当然のことながら、Ｗを
小さくしすぎると、導通時の抵抗が増大する。

以上、本発明を具体例を参照しながら説明したが、本発
明がこれら具体例に限らないことはちらろんである。導
電型を全く反転したものでもよいことはもちろ／Ｖであ
る。この場合、領域１１がｎ＋領領域なり、順方向状態
では負の電圧が印加されるが、本発明では領域１１を電
圧の正負にかかわらずアノード領域と呼ぶことにする。

、要するにアノードに隣接してそのカソード側にアノー
ド領域とは反対導電型の不純物密度の商い薄層を挿入し
、カソード領域までのチャンネル構成領域をできるだけ
不純物密度の低い領域で構成した構造のものであればよ
い。最大阻止電圧をできるだけ大きくするように、低不
純物密度領域の電界強度をできるだけ均一にすることに
よって、なだれ開始閾値電界ぎりぎりまでの動作を行な
わせることができ、アノード側のキャリア注入による阻
止電圧低下は、比較的不純物密度を高くした７ｓ層領域
で抑えている。薄層領域は薄くなされているから、アノ
ードからのキャリア注入効率がよく、また注入キャリア
が非常に速くチャンネル側に注入されるから、速度も速
く、電圧降下も小さく、かつ導通時の電流も大きいとい
う特長を有している。

最大阻止電圧を大きくするには、領域１２を厚くすれば
よい、電流を大きくするには、チャンネル数を増せばよ
い。

これまで、本発明のできるだけ短いカソード・アノード
間隔で順方向最大阻止電圧を大きくすることに重点を置
いて説明してきた。ところで、多くの場合ザイリスタに
は、順方向耐圧と同時に逆方向耐圧も要求される。逆方
向耐圧は、たとえば第２図（ａ　）のアノードからカソ
ードに至るｐ”ｎｎ−−ｎ＋ダイオード構造の逆方向特
性で決定する。ｎ−一領域１２の不純物密度が非常に低
くて実質的に真性領域とみなせる場合の逆方向電圧Ｖａ
Ｌ印加時のカソード・アノード間のポテンシャル分布及
び電界分布を第１３図（ａ）及び＜ｋｌ）に示す。第２
図（ｂ）のアノード接合部最大電界強度は、はぼ （Ｌ、−＋−４１）　）　　　　　　　・・・（３）で
与えられる。この電界強度Ｅ　　がなだれ閾ｍａ× 値電界Ｅ８に達すると、なだれ電流が流れ始めてしまう
。逆方向耐圧ｖ、Ｌ、−，ｙｌｃＬｘは、従って次式％
式％ 一婦−Ｌ（烏＋：も−）　　　・・・（４）ε　　　　
　　　ま たとえば、ｆ、−５００μＩｌｌ、Ｎｃ）１−１Ｘ１０
′２Ｃ１ｍ−３、−１ｓ　−１ｕ’Ｍ　、　Ｎ　＋）２
　＝　ｉ　Ｘ　１０１１０１６ａとして、Ｅ、−２００
ＫＶ／Ｃ１ｌとすると、ｖ　ｏＬｒ□ａｘはおよそ２０
００Ｖとなる。最大順方向耐圧が、７０００Ｖ以上ある
わけであるから、この程度の逆方向耐圧では不十分なこ
とが多い。式（３）、（４）では、ゲートアノード間の
バンチスルーの考慮が抜けている。従って実際には２０
０ＯＶ迄逆耐圧は向上しない。このデバイスで、順方向
と同程度の逆方向耐圧を持たせる動作をさせるためには
、このデバイスと直列に、たとえば、Ｓｉのショットキ
ダイオードを第１４図のように接続すればよい。Ｄ、は
ショットキダイオード、Ｑ、は本発明のＳｔすイリスタ
である。ショットキダイオードは、所定の厚さを有する
ｎ形高抵抗領域の一方の主表面にｎ＋領領域設け、他方
の主表面にＡｆ、Ｐｄ　、ｐｔ　、　Ａｕ等あるいはそ
の他の金属によるショットキ接合を設ければよい。ｎ形
高抵抗領域の不純物密度及び厚さは、逆方向耐圧の要求
値及び順方向電圧降下値などから決定すればよい。ショ
ットキダイオードでは多数キャリアが流れるから、その
スイッチング速度は速い。ショットキダイオードは順方
向降下電圧がやや大きくなり易いから、その時にはｐ”
ｉｎ＋ダイオード等を用いればよい。

本発明の８１サイリスタだけで所定の逆方向耐圧とを実
現するには、ｎ−一領域１２とｎ領域１５の不純物密度
及び厚さを略々次のように選べばよい。逆方向耐圧は、
ｏ”　（１１）ｎ　（１５）接合部の最大電界が、なだ
れ閾値電界Ｅ、を起すことによるなだれ電流が流れ始め
るかあるいはアノードから延びる空乏層がｐ＋領域１４
に完全に到達してパンチングスルー電流あるいはバンチ
スルー電流が流れ始めることによる。従って、この両者
が略々同時に起るように諸量を選定することが望ましい
わけである。

Ｅ−墓玉一艶上＋土庄ａ！＝Ｅ。

ε　　　　　δ ・・・（５） Ｖ２，７．８＝玉山Ｌ′＋−Ｍ＋晶」ＬＬ２ε　　　２
ε　　　　ε ・・・（６） 即ち、Ｄ　　　（１１）ｎ　　（１５）接合面の電界強
度が略々なだれ閾値電界Ｅ８に等しくなった時に、アノ
ードからの空乏層がゲート領域１４に到達するようにす
ればよい。その時の、逆方向耐圧は、はぼ式（６）で与
えられる。ＮｐＩら１ｘ１０　　ｃｍ　　、Ｊ２よ＋５
００μｍ、Ｎｐ２−２　Ｘ　１０”　ｃｍ−’１．ｆｌ
ａ〒３μｍ程度にすレバ、２００ｏＶ程度の逆耐圧が実
現される。この時の最大順方向耐圧は６８００Ｖ程度に
なる。

逆方向耐圧は、ｐ＋ゲート領域１４のパンチングスルー
で決まる場合が多い。従って、第１５図に示ずような絶
縁ゲート型ＳＩサイスタ（Ｍ○ＳＳＩサイリスタ）では
、逆方向電圧印加時におけるゲート領域のパンチングス
ルーの問題が存在しないから大きな逆耐圧が得られる。

たとえば、ｉ領域の不純物密度がｌＸ１０ｃｍ以下でλ
＋”＝４”＝５００μ■１．ｔ、−１μ階、Ｎ、）２晶
６Ｘ１０ｃｍ　　とすると、最大順方向阻止電圧、逆方
向耐圧ともに５０００Ｖ近い値が実現される。

第４図に示されるように、ゲート領域１４の底面に絶縁
層が設けられた構造では順方向阻止電圧、逆方向耐圧と
もに大きくできることになる。逆方向電圧印加時にゲー
トからのパンチングスルー電流の流れない構造では、領
域１２を実質的に真性領域となし、 上圧ａＬ−１Ｌ　　　　　　　・・・（７）と　　　　
２ を満すように設計すれば、最大順方向阻止電圧、逆方向
耐圧ともに、ＥＢｆ□／２に近い値になる。

ゲートが接合型で作られるときには、第１６図のように
、ゲート領域底面にも比較的不純物密度の高い薄層領域
１８を設けるとよい。第１６図＜ａ　＞では、領域１８
をゲート底面部にだけ設け（ｂ）ではゲートをとり囲ん
で設けである。ただし、底面部よりチャンネルに接する
而の方が薄くなされている。

遮断時のスイッチオフ速度を速くするには、領ＶＡ１２
等にキラー効果を持つ物質を適当型添加すればよい。３
ｉであればＡ　１１等がその代表例である。しかしキラ
ーの密度があまりに多いと、カソード、アノードから注
入されるキー・リアのチャンネル内での分布が急峻にな
って空間電荷抵抗の増大をきたし、電圧降下を大ぎくす
る。電圧降下が所定の値以下になる範囲で、キラー密度
を増せばよい。

たとえば、平面ゲート構造で、ｆ２”−４００〜５Ｑ□
ｃｚｍ　Ｘｉ’＝１　ｔｌｍ　、　Ｎ　ｌ）、　〜１０
−３　　　　　　　　　　　°　　　　１６−３ＣＩｌ
　　、Ｎ　　　’＝ＩＸ１０　　ａｍ　　でたとえばカ
ッ一トスドライブ２Ｘ１００μＩを１０　チャンネル程
度備えた、デバイスでｉＩ！ｉＡｕ添加したものでは、
最大阻止電圧５０００Ｖ以上、導通時の電流２００ＯＡ
程度、遮断時のスイッチオフ時間数μｓｅｃ　、電圧降
下２Ｖ程度以下の動作が実現される。

Ｊ！−４、！２　Ｎ　Ｊ１３、Ｎ　Ｄ（、”　Ｄ２等の
デバイス設計諸砧は、要求仕様に応じて決定すればよい
。

これまでの例では、もっばらアノード側は一様なｐ＋領
領域形成された例について説明した。しかし、アノード
前面のｎｆｆ１＊１５に蓄積された電子が遮断時に、外
部印加電圧に追随して消滅しないときには、遮断特性を
悪くする。そうした事が起って不都合なときには、第１
７図に示すように、アノード側領域を、ｐ＋領域１１と
ｎ＋領域２１の交互配置にすればよい。電極１１′は、
ｐ＋領域１１、ｎ＋領域２１のいずれに対してもオーミ
ック電極となるように形成されている。従って、ｎ領域
１５に蓄積されている電子は、ｎ＋領域２１に吸収され
て、素早く遮断が実現される。こうした構造をアノード
側に導入するときには、次の配慮が重要である、ｐ＋領
域１１のアノード電極に沿った方向のピッチの長さがあ
まりに短いと、導通開始がうま（行かない。何故なら、
ｎ領域１５にカソード側から流れ込んだ電子が、ｐ”ｆ
Ｍ域１１に対するｂａｒｒｉｅｒを引き下げる効果を発
揮する萌に、’　”　領域２１に拡散で流れ込んでしま
うからである。従ってｐ＋領域１１のアノード面に沿っ
た長さは、ｎ領域１５に蓄積された電子が、ｎ＋領戚２
１に拡散して流れ込む拡散距離の２１８前後の値もしく
は、それよりやや長い程麿にずればよい。あまり長くし
すぎると今度は遮断時にｎ領域１５に？Ｒ積されている
電子がｎ＋領ｔｊ！２　ｉに素早く引き（友けなくなる
からである。

第１７図のような、アノード側の構造は当然のことなが
ら、第１６図までの本発明の実施例すべてに適用できる
わけであり、いずれもその遮断特性を向上させる。ｎ　
領域２１は、ｎ領域１５に丁度到達するように第１７図
には示しであるが、到達していなくても、あるいは場合
によってはｎ領域１５を付き抜けていてもよいわけであ
る。

本発明の静電誘導ナイリスタは、従来公知の結晶技術、
拡散・イオン注入技術、リングラフィ技術、微細加工技
術、酸化技術、ＣＶＤ技術、ウェット及びドライエツチ
ング技術、配線技術等により製造できる。

本発明の静電誘導サイリスタは、阻止電圧が高く、導通
時の電流が大きく、電圧降下は小さく、かつスイッチン
グ速度が速い等、特に大電力制御、スイッチング用とし
てその工業的価値は極めて高い。

【図面の簡単な説明】

第１図（ａ　）乃至（ａ　）はＳｌサイリスタの従来例
を示し、（ａ　＞は８１サイリスタの断面構造例、（ｂ
）はゲート間ポテンシャル分布、ＣＣ＞及び（ｄ　）は
カソード・アノード間ポテンシャル分布、（ｅ　）乃至
（ｆ　）はゲート・アノード間ポテンシャル分布、（０
〉はゲート・アノード間の電界分布を示す図、第２図（
ａ　）乃至（ｅ　）は本発明の静電誘導サイリスタの実
施例を示しくａ　）は平面図、（ｂ）は＜ａ　＞図中Ａ
−Ａ’線に沿う断面図、（ｃ　）及び（ｄ　）はゲート
・アノード間ポテンシャル分布、（ｅ）はゲート・アノ
ード間の電界分布を示す図、第３図乃至第１２図＜ａ　
）、（ｂ）は本発明の静電誘導サイリスタの断面構造例
、第１３図（ａ）及び（ｂ　’）は本発明のＳｌサイリ
スタの逆方向電圧印加時のポテンシャル分布及び電界分
布、第１４図は本発明のＳｔサイリスタの使用例、第１
５図乃至第１７図は本発明のＳｌサイリスタの断面構造
例である。

Claims (9)

【特許請求の範囲】
1. （１）高抵抗半導体基板領域の一方の主表面にカソード
   領域を備えかつカソード領域近傍に、絶縁ゲート領域を
   備え、他方の主表面にアノード領域を備えかつ前記カソ
   ード領域及びアノード領域は互いに反対導電型高不純物
   密度領域により形成され、さらに、前記アノード領域と
   前記高抵抗半導体基板領域の間に前記アノード領域とは
   反対導電型で厚さｌ＿３、不純物密度Ｎ＿ｐ＿２の薄い
   層を備え、かつ前記薄い層は前記アノード領域とほぼ前
   記高抵抗半導体基板領域全体にわたりｐｎ接合を形成し
   、かつ前記絶縁ゲート領域と前記薄い層との間の高抵抗
   半導体基板領域の厚さをｌ＿２、不純物密度をＮ＿ｐ＿
   ３とする時、前記絶縁ゲート領域近傍の高抵抗半導体基
   板領域の電界強度Ｅ＿ｑ＿ｓがなだれ閾電界Ｅ＿Ｂ以下
   とすべく、Ｅ＿ｑ＿ｓ≦Ｅ＿Ｂ・・・（１） Ｅ＿ｑ＿ｓ−［Ｎ＿ｐ＿１＿ｑｌ＿２］／ε≒［Ｎ＿ｐ
   ＿２＿ｑｌ＿３］／ε・・・（２）ε：高抵抗半導体基
   板の誘電率 ｑ：単位電荷量 を満足するように前記薄い層の厚さｌ＿３及び不純物密
   度Ｎ＿ｐ＿３を設定し、かつこの時の順方向最大阻止電
   圧Ｖ＿Ｂ＿ａ＿ｍ＿ａ＿ｘがほぼＶ＿Ｂ＿ａ＿ｍ＿ａ＿
   ｘ≒（Ｅ＿ｑ＿ｓ−［Ｎ＿ｐ＿１＿ｑｌ＿２］／２）ｌ
   ＿２＋［Ｎ＿ｐ＿２＿ｑｌ＿３＾２］／２ε・・・（３
   ）で与えられることを特徴とする静電誘導サイリスタ。
2. （２）前記絶縁ゲート領域が前記カソード領域が形成さ
   れた主表面と同一主表面上に形成され、さらに前記カソ
   ード領域の底部に隣接して、カソード領域よりは大きく
   広がりを持たせた、前記カソード領域とは反対導電型高
   不純物密度領域を設け、カソード電極とは別のベース電
   極を取つたことを特徴とする前記特許請求の範囲第１項
   記載の静電誘導サイリスタ。
3. （３）さらに前記絶縁ゲート領域は前記カソード領域が
   形成された主表面よりの切り込み領域の側面に沿つて設
   けられたことを特徴とする前記特許請求の範囲第１項記
   載の静電誘導サイリスタ。
4. （４）前記絶縁ゲート領域と前記カソード領域が対向す
   る部分に絶縁層が介在したことを特徴とする前記特許請
   求の範囲第１項乃至第３項のいずれか一項記載の静電誘
   導サイリスタ。
5. （５）前記アノード領域が形成される主表面より、前記
   アノード領域とは反対導電型で、前記薄い層（厚さｌ＿
   ３、不純物密度Ｎ＿ｐ＿２）へ到達する拡散層が形成さ
   れアノード領域と前記薄い層がアノード電極により短絡
   された構造を有することを特徴とする前記特許請求の範
   囲第１項乃至第４項のいずれか一項に記載の静電誘導サ
   イリスタ。
6. （６）前記高抵抗半導体基板もしくは前記薄い層にキラ
   ー効果をもつ物質を適当量添加したことを特徴とする前
   記特許請求の範囲第１項乃至第５項のいずれか一項に記
   載の静電誘導サイリスタ。
7. （７）さらに前記高抵抗半導体基板領域を実質的に真性
   半導体領域で形成し、 ［Ｎ＿ｐ＿２＿ｑｌ＿３］／ε≒Ｅ＿Ｂ／２・・・（４
   ）を満足するように前記薄い層の厚さｌ＿３及び不純物
   密度Ｎ＿ｐ＿２を選ぶことによって最大順方向阻止電圧
   、逆方向耐圧ともにＥ＿Ｂｌ＿２／２に近い値に設定さ
   れたことを特徴とする前記特許請求の範囲第１項乃至第
   ６項のいずれか一項記載の静電誘導サイリスタ。
8. （８）さらに逆方向耐圧を持たせるべく、所望の逆方向
   耐圧を有するショットキーダイオードもしくはｐ＾＋ｉ
   ｎ＾＋ダイオードを主電極に直列に接続されたことを特
   徴とする前記特許請求の範囲第１項乃至第４項のいずれ
   か一項に記載の静電誘導サイリスタ。
9. （９）アノード・カソード間に最大逆方向電圧Ｖ＿ａ＿
   ｒ＿ｍ＿ａ＿ｘを印加し、前記アノード領域と前記薄い
   層との間のｐｎ接合面の最大電界強度Ｅ＿ｍ＿ａ＿ｘが
   ほぼなだれ閾電界強度Ｅ＿Ｂに等しくなつた時に、アノ
   ード領域側から前記高抵抗半導体基板中に広がる空乏層
   が前記絶縁ゲート領域近傍に到達すべく Ｅ＿ｍ＿ａ＿ｘ＝［Ｎ＿ｐ＿１＿ｑｌ＿２］／ε＋［Ｎ
   ＿ｐ＿２＿ｑｌ＿３］／ε≦Ｅ＿Ｂ・・・（５） を満足するようにＮ＿ｐ＿１及びｌ＿２、Ｎ＿ｐ＿２及
   びｌ＿３の値を選定し、かつ最大逆方向耐圧Ｖ＿ａ＿ｒ
   ＿ｍ＿ａ＿ｘが Ｖ＿ａ＿ｒ＿ｍ＿ａ＿ｘ≒［Ｎ＿ｐ＿１＿ｑｌ＿２＾２
   ］／２ε＋［Ｎ＿ｐ＿２＿ｑｌ＿３＾２］／２ε＋［Ｎ
   ＿ｐ＿１＿ｑｌ＿２ｌ＿３］／ε・・・（６）で与えら
   れることを特徴とする前記特許請求の範囲第１項乃至第
   ４項のいずれか一項又は第６項に記載の静電誘導サイリ
   スタ。