JPS6224715A - プログラマブルデ−タ変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 以下の順序でこの発明を説明する。

Ａ　産業上の利用分野 Ｂ　発明の概要 Ｃ従来の技術 Ｄ　発明が解決使用とする問題点 Ｅ　問題点を解決するための手段（第１図〜第３図）Ｆ
　作用 Ｇ　実施例 Ｇ１この発明の基本的構成図（第１図）Ｇ２タイミング
信号の発生部の説明（第２図）Ｇ３データ変換部の説明
（第５図） Ｈ発明の効果 Ａ　産業上の利用分野 この発明は光伝送システムのような高速のデータ伝送シ
ステムに通用して好適なプログラマブルタイプのデータ
変換装置に関する。

Ｂ　発明の概要 この発明は光伝送システムのような高速のデータ伝送シ
ステムに適用して好適なプログラマブルタイプのデータ
変換装置に関し、特に直列データを並列データに変換し
、若しくは並列データを直列データに変換するデータ変
換部に、ジョンソンカウンタで構成されたタイミング信
号の発生部より得られたロードパルスを供給して、この
ロードパルスのタイミングで入力データをロードするよ
うになすと共に、このロードパルスの周期を入力データ
のビット長に対応したものにすることにより、入力ビッ
ト長に等しいビット長を有する出力データに変換するよ
うにしたものである。

これによって、データ変換部の構成を変更することなく
、同一、のデータ変換部を使用して、任意のビット長を
有する入力データをそのビット長に等しい直列若しくは
並列データに変換することができるようにしたものであ
る。すなわち、プログラマブルのデータ変換装置を提供
しようとするものである。

Ｃ従来の技術 デジタルデータの直列・並列変換あるいは並列・直列変
換のために使用されるデータ変換部は、入出力データの
ビット長が固定されており、その特定のビット長の入出
力データのみを取り扱うことができる。

例えば、第８図に示すものでは、８ビツトの直列若しく
は並列データのみデータ変換部１で並列若しくは直列デ
ータに変換することができ、例えば９ビツトの入力デー
タを変換するときは、第９図に示すような９ビツト専用
のデータ変換部２を有するデータ変換装置を使用する。

Ｄ　発明が解決しようとする問題点 このように、従来のデータ変換装置は、そのデータ変換
装置で取り扱える入力データのビット長が固定されてい
るために、大力ビット長がｍビットに設針されたデータ
変換装置では、ｎビット（ｎ≠ｍ）のビット長を有する
入力データを処理することができない。

そのため、第１Ｏ図に示すようなデジタルデータ伝送シ
ステムでは、システム変更に伴ってデータ変換装置も変
更する必要がある。

第１０図において、３はユーザ、４はデコーダ、ＩＡは
並列データを直列データに変換するデータ変換部、ＩＢ
はデータ伝送された直列データを受信して並列データに
変換するためのデータ変換部である。ユーザ３では、８
−８変換、８−９変換などのコード変換が実行され、デ
コーダ４ではその逆変換動作が実行される。

この場合、システム変更によって、例えば８−８変換の
ユーザを８−９変換のユーザに変更するようなときに、
従来では、このシステム変更に伴って、データ変換部Ｉ
Ａ、ＩＢも変更する必要があり、システム変更に伴う手
間とコストアップをもたらす欠点がある。

そこで、この発明では入力データのビット長をユーザが
任意に設定できるプログラマブルのデータ変換装置を提
案するものである。

Ｅ　問題点を解決するための手段 上述の問題点を解決するために、この発明では第１図に
示すように、直列・並列及び並列・直列変換用のデータ
変換部５０の他に、ロードパルスＬＰｉなどのタイミン
グ信号を発生する発生部２０が設けられる。

タイミング信号発生部２０は第２図に示すように従属接
続された複数のフリップフロップよりなるジョンソンカ
ウンタ１９で構成されると共に、ビット長選択回路４２
が設けられる。

Ｆ　作用 この構成によれば、ビット長選択回路４２からの出力Ｘ
−Ｚでジョンソンカウンタ１９の使用段数が制御される
ので、ロードパルスＬＰｉの周期が入力データのビット
長に対応したものとなり、このロードパルスＬＰｉのタ
イミングでデータ変換部５０に供給される直列データ若
しくは並列データがロード若しくは出力されるようにな
されて、入力ビット長に等しいビット長の出力データに
変換されることになる。

従って、ビット長設定パラメータを初期設定するだけで
任意のビット長の入力データを、その構成を変更するこ
となく取り扱うことができる。

Ｇ　実施例 Ｇ１この発明の基本的構成の説明 第１図はこの発明に係るプログラマブルデータ変換装置
１０の基本的な構成図であって、データ変換部５０と、
これを制御するためのタイミング信号発生部２０とで構
成される。

タイミング信号発生部２０には端子１１から所定の周波
数（光伝送システムに通用する場合には、１〜２　ＧＨ
ｚ程度）のクロックＣＫが供給されると共に、端子１２
．１３には使用するビット長を選択するビット長選択パ
ルスＳＬＩ　、ＳＬ２が供給される。

タイミング発生部２０からはビット長を特定するための
ロードパルスＬＰＩが出力されて、これがデータ変換部
５０に供給される。

データ変換部５０には外部からビット長を選択できるよ
うにするための端子５１が設けられ、ここに外部ロード
パルスＬＰｏが供給される。従って、タイミング信号発
生部２０から出力されるロードパルスＬＰｉは内部ロー
ドパルスとして機能する。端子５２にはシリアルデータ
ＳＤＬが入力し、端子Ｐ（複数の端子群で構成される）
には、パラレルデータＰＤｉが入力する。

そして、端子０には直列・並列変換されたパラレルデー
タＰＤｏが出力され、端子５５には並列・直列変換され
たシリアルデータＳＤｏが出力される。

Ｇ２タイミング信号の発生部２０の説明第２図はタイミ
ング信号の発生部２０の一例を示し、これは複数個のＤ
形フリップフロップが縦続接続されたジョンソンカウン
タ１９で構成されら。取り扱う最大のビット長（データ
長）が１８ビツトである場合には、１７個のフリップフ
ロップ２１〜３７が図示のように縦続接続され、夫々の
出力がオアゲート４０を介して初段のフリップフロップ
２１に帰還される。そして、初段のフリップフロップ２
１のＱ出力がロードパルスＬＰｉとして出力端子４１に
導出される。

端子４７にはこのジョンソンカウンタ１９を駆動するた
めの所定の周波数を有するクロックＧＫ（第４図Ａ）が
バッファ４８を介して夫々のフリップフロップ２１〜３
７に供給される。クロックＧＫの周波数は上述したよう
に１〜２　ＧＨｚ程度である。

クロックＧＫはさらにバッファ４８を介して遅延素子４
９に供給されて、端子４９Ａには所定の時間だけ遅延さ
れたクロックＣＫａ　（第６図Ｄ）が形成される。

このように所定の時間だけ遅延したクロックＣＫａを形
成するのは、後述するようにデータの取込みなどを行う
ときの誤動作を回避するためである。

ジョンソンカウンタ１９に対してはビット長選択回路４
２が接続される。

ビット長選択回路４２は図示のように、ノアゲート４３
、インバータ４４及びナントゲート４５で構成され、端
子１２に供給される第１のビット長選択パルスＳＬ１が
これらゲート４３〜４５に供給され、また端子１３に供
給される第２のビット長選択パルスＳＬ２がゲート４３
と４５に供給される。

出力Ｘは８段目のフリップフロップ２８にリセットパル
スとして供給される。リセットパルスは“Ｌ′のときリ
セットされるものとする。同様に、出力ｙは９￥Ｉｔ目
から１５段目のフリップフロップ２９〜３５にそのリセ
ットパルスとして共通に供給され、出力２は第１６段目
と１７段目、従って終段のフリップフロップ３６．３７
にリセットパルスとして供給される。

この構成によれば、選択パルスＳＬ１、ＳＬ２の論理レ
ベルとこの選択回路４２から出力される論理出力レベル
との関係は第３図に示すようになる。そのため、今選択
パルスＳＬｚ　、ＳＬ２の論理レベルをいずれも、′Ｈ
゛にすると、出力Ｘ〜２がいずれも、“Ｈ“になるので
、第８段目からのフリップフロップ２８〜３７も動作状
態となって、１７段の総てのフリップフロップ２１〜３
７によってジョンソンカウンタ１９が動作することにな
る。

このことから、出力端子４１には第４図Ｂに示すような
周期を持つロードパルスＬＰｉが得られる。このロード
パルスＬＰｉは基準クロックＣＫを１周期とすると、１
８周期で１回パルスが出力される。従って、このロード
パルスＬＰ１はデータの入力ビット長が１８ビツトの場
合のロードパルスとして使用されるものである。

同様にして、選択パルスＳＬ１とＳＬ２の論理レベルを
第３図に示すように選んだ場合には、第４図Ｃ−Ｅに示
すような周期のパルスが出力され、これらは夫々１６ビ
ツト、９ビツト及び８ビツトのビット長をもつデータに
通用される。

このように、選択パルスＳ　Ｌ　１　、Ｓ　Ｌ　２を使
用すれば、所定の周期をもつロードパルスＬＰ１を形成
できる。従って、選択回路４２の論理構成を変更すれば
、任意の周期をもつロードパルスＬＰｉを形成できるこ
とは容易に理解できるところである。ただし、最長周期
に対応してジョンソンカウンタ１９の段数も変更される
。

ロードパルスＬＰｉの周期の選択は、データ変換部５０
に供給される入力データのビット長に応じて外部から選
択される。従って、このロードパルスＬＰｉは第５図に
示すデータ変換部５０に供給される。

Ｇ３データ変換部５０の説明 第５図に示すデータ変換部５０も、複数のフリップフロ
ップで構成された第１のフリップフロップ群６０が設け
られ、最長のビット長に対応してフリップフロップの使
用個数が選択される。上述の例ではデータ長が１８ビツ
トの場合が最大のビット長であることから、１８（ｌＩ
ｉｌのフリップフロップ６１〜７８で第１のフリップフ
ロップ群６０が構成され、これらに対して第１及び第２
のゲート群８０．１００が設けられる。

第１のゲート群８０．１００もまたフリップフロップの
使用個数に対応して１８個のアンドゲート８１〜９８．
１０１〜１１８で構成され、第１のゲート群８０には、
後述するモード選択回路１２０からの第１のパルスＰＬ
　　（第７図Ｃ）が共通に供給され、第２のゲート群１
００には第１のパルスＰ１を位相反転した第２のパルス
Ｐ２　　（第７図Ｄ）が共通に供給される。

そのため、第１と第２のゲート群８０，１００は相補的
に動作する。

第１のゲート群８０の夫々にはパラレルデータＰＤｉが
入力する。Ｐ１〜Ｐ１ｅはパラレルデータＰＤｉの各ビ
ット入力端子を示し、端子Ｐ１はＬＳＢビット、端子Ｐ
１８はＭＳＢビットのデータを取り扱う端子である。

第２のゲート群１００を構成する初段のフリップフロッ
プ１０１には端子５１及びバッファ５７を介してシリア
ルデータＳＤｉが入力し、それ以外には前段のＱ端子出
力が夫々供給される。そして、終段のフリップフロップ
７８のＱ端子５５にパラレルデータＰＤｉをシリアルデ
ータＳＤｏに変換した変換出力が得られる。

第１と第２のゲート群８０．１００の各出力は第３のゲ
ート群１３０を介してフリップフロップ６１〜７８の各
り入力端子に供給される。第３のゲート群１３０はいず
れもオアゲート１３１〜１４８で構成され、第１、第２
のゲート群８０．１００からの出力がデータ入力として
夫々のＤ入力端子に供給される。

第１のフリップフロップ群６０を構成する各フリップフ
ロップ６１〜７８の６端子出力は夫々、第２のフリップ
フロップ群１５０を構成するフリップフロップ１５１〜
１６８のＤ端子に供給され、夫々のＱ端子からパラレル
データＰＤｏに変換された変換出力が出力される。ここ
に、端子０１〜Ｏｘｓは、端子５１に入力したシリアル
データＳＤＩが所定長のパラレルデータＰＤｏに変換さ
れたビットデータが得られる出力端子を示す。

モード選択回路１２０は、パラレルデータＰＤｉをシリ
アルデータＳＤｏに変換するか、シリアルデータＳＤｉ
をパラレルデータＰＤｏに変換するかを選択するための
回路であって、図示のように複数の論理ゲート１２１〜
１２４で構成され、内部ロードパルスＬＰｉと、端子１
２５を介して供給されたロード選択パルスがインバータ
１２６で位相反転された状態でアンドゲート１２２に供
給され、他方のアンドゲート１２１には外部ロードパル
スＬＰｏとロード選択パルスが供給される。

オアゲート１２３の出力はアンドゲート１２４に供給さ
れると共に、これより出力端子１２７が導出される。ア
ンドゲート１２４からはアンド出力（第１のパルスＰＬ
）の他に、これが位相反転された出力（第２のパルスＰ
２）が同時に出力される２出力タイプのものが使用され
る。

端子１２７に出力されたパルスはクロックＣＫｂ（第６
図Ｆ）として使用され、これは遅延素子１２８で所定時
間だけ遅延されたのちバッファ５７を介して第２のフリ
ップフロップ群１５０にそのクロックとして供給される
。

アンドゲート１２４にはさらに端子１８よりモード選択
のためのモード選択パルスＭＳが供給され、モード選択
パルスＭＳが、“Ｈ”のときシリアル変換モードとなり
、′Ｌ″のときパラレル変換モードとなる。

シリアル変換モードでは、第７図Ｂに示すモード選択パ
ルスＭＳが供給されるから、選択回路１２０からは同図
Ｃ，Ｄに示す第１及び第２のパルスＰＬ、Ｐ２が出力さ
れ、これによって第１のゲート群８０は期間Ｔ１だけオ
ン状態となり、パラレルデータＰＤＩが第１のフリップ
フロップ群６０に取り込まれる。このとき第２のパルス
Ｐ２は第２のゲート群１００に供給されるため、入力の
取込みが禁止される。

そして、期間Ｔ２では、上述とは逆の動作となって、パ
ラレルデータＰＤｉの取込みが禁止されると共に、第２
のゲート群１００がオンして前段のフリップフロップか
らのデータの取込み状態となる。そのため、フリップフ
ロップ６１〜７８に取り込まれたビットデータが、クロ
ックＣＫａのタイミングで、順次シフトされる。

その結果、端子５５にはパラレルデータＰＤｉがシリア
ルデータＳＤｏに変換されて出力されることになる。

例えば、第７図Ａに示す周期Ｔの内部ロードパルスＬＰ
ｉがモード選択回路１２０に供給された場合には、期間
Ｔ２を利用してパラレルデータＰＤｉが１ビツトずつ順
次シフトされて取り出される（第６図Ｃ，Ｄ）、第４図
Ｂに示すロードパルスＬＰＩの場合には、データ長が１
８ビツトのパラレルデータＰＤｉ　　（同図Ｆ）である
ので、この場合には同図Ｇに示すように変換されたシリ
アルデータＳＤｏが端子５５に得られる。

パラレル変換モードの場合には、第７図Ｅに示すモード
選択パルスＭＳが供給されるため、第１のゲート群８０
の入力が禁止され、これに対し第２のゲート群１００は
入力の取込み状態となり、端子５１に供給されたシリア
ルデータＳＤｌが初段のフリップフロップ５１に取り込
まれる。・そして、端子４９Ａに供給されるクロックＣ
ＫａでシリアルデータＳＤｉが順次シフトされると共に
、バッファ５７を介して得たクロックＣＫｃでラッチさ
れる（第６図Ｅ、　Ｇ）。

例えば、データ長が１８ビツトのシリアルデータ５Ｄｉ
（第４図Ｇ）が入力した場合には、最初の１ビツト（Ｌ
ＳＢビット）が終段のフリップフロップ７８までシフト
されると、その次のタイミングで各フリップフロップ６
１〜７８のビットデータがラッチされ、そのラッチデー
タが端子０１〜０１ｓに同時に出力される。これによっ
て、シリアルデータＳＤｉがパラレルデータＰＤｏに変
換されて出力されることになる（第４図Ｈ）。

シリアルデータＳＤｉが例えば８ビツトのデータである
場合には、フリップフロップ６日までＬＳＢビットのデ
ータがシフトされると、クロックＣＫｃのタイミングで
ラッチされ、これが端子０１８〜０１１に出力される。

以上のことから、データ長が８ビツトの場合には、端子
Ｐ９〜Ｐ１ｓ及び０１〜０１０は使用されない。９ビツ
トの場合には端子Ｐ１ｏ−Ｐｔｓ及び０１〜０９は使用
されない。１６ビツトの場合には、端子ＰＬ７、Ｐｌｌ
ｌ及びＯＬ、０２は使用されない。

このように、シリアル変換モードのときクロックＣＫｃ
を使用したのは、モード選択回路１２０の構成からも明
らかなように、このクロックＣＫｃが内部ロードパルス
ＬＰｌと同一の周期を有するクロックであるからである
。

なお、上述したようなデータ変換装置は、光伝送システ
ムに適用して好適であるが、さらにこの装置はテレビジ
ョン信号の盗聴防止システムに通用することもできる。

この場合には、このようにしてデータ変換されたデジタ
ルテレビジョン信号をスクランブル処理回路に供給して
、通常のテレビジョン信号の形態とは異なる形態に変換
して送信する。テレビジョン受像機側には、ディスクラ
ンブル回路が設けられてディスクランブル処理すること
により、元のテレビジョン信号に復元される。

テレビジョン信号の伝送システムは上述のような光伝送
システムなどを利用できる。

なお、データ変換部５０は、第５図に示す構成を単位と
して複数縦続接続して多段構成にすることができる。

この場合、端子４９Ａに得られるクロックＣＫａをさら
にバッファ５７を介して端子１２９に導出し、ここに得
られるクロックを次段のデータ変換部における第１のフ
リップフロップ群のクロックとして使用すればよい。

Ｈ発明の詳細 な説明したように、この発明によれば、タイミング信号
の発生部２０に、ロードパルスＬＰｉの周期を変更する
ビット長選択回路４２を設けたので、このロードパルス
ＬＰＩの周期を入力データのデータ長に合わせて変更す
れば、所定ビット長のパラレル若しくはシリアルの入力
データをシリアル若しくはパラレルの出力データに簡単
に変換できる。

すなわち、プログラマブルのデータ変換装置を簡単に実
現できる。そのため、上述したようにコーグ３、デコー
ダ４を使用目的に応じて変更した場合でも、データ変換
部ＩＡ、ＩＢ（この発明のデータ変換装置に相当する）
の構成を変更することなく使用できる利点がある。

このようなことから、この発明では伝送すべきデータに
よって、そのデータ長が相違する場合がある光伝送シス
テムなどにこの発明を適用して極めて好適である。

【図面の簡単な説明】

第１図はこの発明に係るデータ変換装置の概念を示す構
成図、第２図はタイミング信号発生部の一例を示す系統
図、第３図はビット長選択のための論理値表を示す図、
第４図はビット長選択回路の動作説明に供する波形図、
第５図はデータ変換部の具体例を示す系統図、第６図は
クロックの波形図、第７図はモード制御の説明に供する
波形図、第８図及び第９図は従来のデータ変換装置の説
明図、第１０図はデータ伝送システムの一例を示す系統
図である。 ｌＯはデータ変換装置、２０はタイミング信号の発生部
、５０はデータ変換部、１９はジッンソンカウンタ、４
２はビット長選択回路、１２０はモード選択回路、ＬＰ
ｉ、ＬＰｏはロードパルス、ＳＤｉ、ＳＤｏはシリアル
データ、ＰＤ　ｉ、ＰＤ。 はパラレルデータ、６０．１５０は第１及び第２のフリ
ップフロップ群、８０．１００及び１３０は第１〜第３
のゲート群である。

Claims (1)

1. 【特許請求の範囲】 直列データを並列データに変換し、若しくは並列データ
   を直列データに夫々変換するデータ変換部と、 このデータ変換部に入力する上記直列データ若しくは並
   列データのビット長に応じたロードパルスなどを形成す
   るタイミング信号の発生部とを有し、 このタイミング信号発生部は縦属接続された複数のフリ
   ップフロップよりなるジョンソンカウンタで構成される
   と共に、ビット長選択回路が設けられ、 このビット長選択回路から得られる出力で上記ジョンソ
   ンカウンタの使用段数が制御されることにより、上記ロ
   ードパルスの周期が入力データのビット長に対応したも
   のとなされ、 このロードパルスのタイミングで上記データ変換部に供
   給される直列データ若しくは並列データがロードされる
   ようになされて、入力ビット長に等しいビット長の出力
   データに変換されるようになされたプログラマブルデー
   タ変換装置。