JPS62242340A - 半導体素子搭載用配線板 - Google Patents
半導体素子搭載用配線板Info
- Publication number
- JPS62242340A JPS62242340A JP61085763A JP8576386A JPS62242340A JP S62242340 A JPS62242340 A JP S62242340A JP 61085763 A JP61085763 A JP 61085763A JP 8576386 A JP8576386 A JP 8576386A JP S62242340 A JPS62242340 A JP S62242340A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor element
- hole
- heat transfer
- substrate
- transfer plate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 52
- 239000000758 substrate Substances 0.000 claims abstract description 31
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 abstract description 13
- 229910052802 copper Inorganic materials 0.000 abstract description 10
- 239000010949 copper Substances 0.000 abstract description 10
- 229910000679 solder Inorganic materials 0.000 abstract description 10
- 239000002131 composite material Substances 0.000 abstract description 9
- 241000587161 Gomphocarpus Species 0.000 abstract description 2
- 239000013078 crystal Substances 0.000 abstract description 2
- 238000000034 method Methods 0.000 description 13
- 239000004593 Epoxy Substances 0.000 description 11
- 239000000463 material Substances 0.000 description 10
- 239000011521 glass Substances 0.000 description 9
- 239000000919 ceramic Substances 0.000 description 8
- 230000000694 effects Effects 0.000 description 6
- 230000017525 heat dissipation Effects 0.000 description 6
- 229910045601 alloy Inorganic materials 0.000 description 5
- 239000000956 alloy Substances 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 239000004944 Liquid Silicone Rubber Substances 0.000 description 4
- 229920002379 silicone rubber Polymers 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 239000011889 copper foil Substances 0.000 description 3
- 238000007747 plating Methods 0.000 description 3
- 229920005989 resin Polymers 0.000 description 3
- 239000011347 resin Substances 0.000 description 3
- 238000007789 sealing Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- ISWSIDIOOBJBQZ-UHFFFAOYSA-N Phenol Chemical compound OC1=CC=CC=C1 ISWSIDIOOBJBQZ-UHFFFAOYSA-N 0.000 description 2
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 2
- 238000005452 bending Methods 0.000 description 2
- 238000005219 brazing Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 229910000833 kovar Inorganic materials 0.000 description 2
- 238000010030 laminating Methods 0.000 description 2
- 238000004080 punching Methods 0.000 description 2
- XSTXAVWGXDQKEL-UHFFFAOYSA-N Trichloroethylene Chemical compound ClC=C(Cl)Cl XSTXAVWGXDQKEL-UHFFFAOYSA-N 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 230000000052 comparative effect Effects 0.000 description 1
- 238000005238 degreasing Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000000280 densification Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 239000011888 foil Substances 0.000 description 1
- 239000003365 glass fiber Substances 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 239000004745 nonwoven fabric Substances 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 239000009719 polyimide resin Substances 0.000 description 1
- 239000011342 resin composition Substances 0.000 description 1
- 229920005992 thermoplastic resin Polymers 0.000 description 1
- 229920001187 thermosetting polymer Polymers 0.000 description 1
- 230000002747 voluntary effect Effects 0.000 description 1
- 238000005406 washing Methods 0.000 description 1
- 239000002759 woven fabric Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
- H01L2224/45124—Aluminium (Al) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
- H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Structure Of Printed Boards (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体素子搭載用配線板に関する。
（従来の技術とその問題点）
従来、半導体素子をプリント配線板上に搭載するには、
セラミック製のチップキャリアもしくはセラミック製の
パッケージを介して搭載する方法が一般的であった。し
かし一般に使用されている高アルミナ質セラミック（以
下セラ２ツクとする）は誘電率が約９と高く、このため
近年の演算速度の超高速化においては信号遅れが大きい
ため好ましい材料ではなかった。一方ガラスエポキシ配
線板は誘電率が５程度で配線の浮遊容量による信号波形
のくずれはセラミックより少ないもののセラミックに比
べ耐熱性が低い、熱伝導率が低い、という欠点を有して
おり実装の高密度化には限界があった。
セラミック製のチップキャリアもしくはセラミック製の
パッケージを介して搭載する方法が一般的であった。し
かし一般に使用されている高アルミナ質セラミック（以
下セラ２ツクとする）は誘電率が約９と高く、このため
近年の演算速度の超高速化においては信号遅れが大きい
ため好ましい材料ではなかった。一方ガラスエポキシ配
線板は誘電率が５程度で配線の浮遊容量による信号波形
のくずれはセラミックより少ないもののセラミックに比
べ耐熱性が低い、熱伝導率が低い、という欠点を有して
おり実装の高密度化には限界があった。
一方シリコンチップをプリント配線板上に直接搭載する
方法も試みられているが、チップキャリアを介したもの
が殆んどであり入出力の端子数が多いものはピングリッ
ドアレイ型パッケージとかり前述のセラミックに起因す
る欠点はさけられなに示す半導体素子搭載用配線板があ
るが、しかしこのものは金属板の露出している部分が少
ないため放熱効果が十分でなく、パッケージ化した場合
。
方法も試みられているが、チップキャリアを介したもの
が殆んどであり入出力の端子数が多いものはピングリッ
ドアレイ型パッケージとかり前述のセラミックに起因す
る欠点はさけられなに示す半導体素子搭載用配線板があ
るが、しかしこのものは金属板の露出している部分が少
ないため放熱効果が十分でなく、パッケージ化した場合
。
気密封止の際の接着性に問題が生じる。
また上記の配線板は１曲げ弾性率の低いガラスエポキシ
複合材料などの有機系材料を基板に用いるため配線板が
わずかに変形することがあり９例えば１０■当り５０μ
ｍ程度の反りが起こりうる。
複合材料などの有機系材料を基板に用いるため配線板が
わずかに変形することがあり９例えば１０■当り５０μ
ｍ程度の反りが起こりうる。
また半田柱で半導体素子を配線板表面に接合させる方法
で、半導体素子をディストリビューション配線板、マザ
ーチップ等に接合させたものは、２〜３μｍの歪によっ
て半田接合部に破断が発生するという欠点が生じる。
で、半導体素子をディストリビューション配線板、マザ
ーチップ等に接合させたものは、２〜３μｍの歪によっ
て半田接合部に破断が発生するという欠点が生じる。
本発明はこれらの欠点のない半導体素子搭載用配線板を
提供することを目的とするものである。
提供することを目的とするものである。
（問題点を解決するための手段）
本発明者らは上記の欠点について種々検討した結果、半
導体素子搭載用配線板の構造を下記の如く基板の半導体
素子を搭載する部分を除いた部分に導通回路およびピン
を挿入固着するための小貫通孔を形成し、そして小貫通
孔内に導電層を形成し、さらに基板の半導体素子を搭載
する部分に大貫通孔を形成し、ついで大貫通孔内圧上面
に半導体素子が搭載される平坦部を有し、かつ前記大貫
通孔の下方向に折曲部を有し、さらに基板に形成した導
通回路および小貫通孔内に形成した導電層と絶縁された
伝熱板を設けた構造としたところ。
導体素子搭載用配線板の構造を下記の如く基板の半導体
素子を搭載する部分を除いた部分に導通回路およびピン
を挿入固着するための小貫通孔を形成し、そして小貫通
孔内に導電層を形成し、さらに基板の半導体素子を搭載
する部分に大貫通孔を形成し、ついで大貫通孔内圧上面
に半導体素子が搭載される平坦部を有し、かつ前記大貫
通孔の下方向に折曲部を有し、さらに基板に形成した導
通回路および小貫通孔内に形成した導電層と絶縁された
伝熱板を設けた構造としたところ。
誘電率が５程度でセラミック配線板より低く、耐熱性及
び熱伝導率がガラスエポキシ配線板に比べ高く、高発熱
密度の素子も搭載可能であることが確認された。また放
熱効果も優れ、パッケージ化した場合、気密封止の際の
接着性においても問題が生じないことを確認した。
び熱伝導率がガラスエポキシ配線板に比べ高く、高発熱
密度の素子も搭載可能であることが確認された。また放
熱効果も優れ、パッケージ化した場合、気密封止の際の
接着性においても問題が生じないことを確認した。
本発明は基板に設けられた導電層を有する小貫通孔内に
ピンを挿入固着し、基板に設けられた大貫通孔内に上面
に半導体素子が搭載される平坦部を有し、かつ前記大貫
通孔の下方向に折曲部を有し、基板に形成した導通回路
および小貫通孔内に形成した導電層と絶縁された伝熱板
を設けた半導体素子搭載用配線板に関する。
ピンを挿入固着し、基板に設けられた大貫通孔内に上面
に半導体素子が搭載される平坦部を有し、かつ前記大貫
通孔の下方向に折曲部を有し、基板に形成した導通回路
および小貫通孔内に形成した導電層と絶縁された伝熱板
を設けた半導体素子搭載用配線板に関する。
本発明において使用される伝熱板は、銅、アルミニウム
など熱伝導性に優れたものが好ましいが。
など熱伝導性に優れたものが好ましいが。
搭載する半導体素子の大きさにより、熱膨張係数の不一
致に起因する不都合が発生する場合にはコバール、４２
合金など半導体素子と熱膨張係数が近似する金属材料を
使用することが好ましい。
致に起因する不都合が発生する場合にはコバール、４２
合金など半導体素子と熱膨張係数が近似する金属材料を
使用することが好ましい。
基板に伝熱板を設けるには、伝熱板に上面が平坦外突起
を形成し、そして前記平坦部を有する突起および基板と
の接合部（伝熱板の両端）以外の部分に折曲部を形成し
、前記突起を大貫通孔内に挿入し、折曲部が大貫通孔の
下方向に位置するように設けることが好ましい。突起の
形状は半導体素子を搭載するため上面は平坦とされ、そ
の突起の形成箇所は伝熱板のほぼ中央部とすることが好
ましい。なお平坦度はその上面に半導体素子が実装でき
る程度の平坦度が必要である。突起を形成する手段は特
に制限はないが１例えば金型を用いた絞り加工によれば
平坦部の周辺が変形しても。
を形成し、そして前記平坦部を有する突起および基板と
の接合部（伝熱板の両端）以外の部分に折曲部を形成し
、前記突起を大貫通孔内に挿入し、折曲部が大貫通孔の
下方向に位置するように設けることが好ましい。突起の
形状は半導体素子を搭載するため上面は平坦とされ、そ
の突起の形成箇所は伝熱板のほぼ中央部とすることが好
ましい。なお平坦度はその上面に半導体素子が実装でき
る程度の平坦度が必要である。突起を形成する手段は特
に制限はないが１例えば金型を用いた絞り加工によれば
平坦部の周辺が変形しても。
平坦部表面の変形は殆んど起こらず、伝熱板と半導体素
子接合の信頼性および生産性に優れるので好ましい。
子接合の信頼性および生産性に優れるので好ましい。
伝熱板の厚さと折曲部との関係について第４図によ抄説
明する。伝熱板７の平坦部１６および基板との接合部１
７の厚さｔは０．１〜２．０ｍｌのものを用いることが
好ましく、０．２〜１． ｏ ｍのものを用いれば加工
性０強度および配線板の重量が軽減できるので好ましい
。また平坦部１６を有する突起の高さＣは基板の厚さよ
り小さいことが好ましく、基板の厚さからマザーチップ
の厚さを引いた厚さに等しければ、導通回路とマザーチ
ップの上面との高さがほぼ等しくなりワイヤーボンディ
ング性に優れるので好ましい。
明する。伝熱板７の平坦部１６および基板との接合部１
７の厚さｔは０．１〜２．０ｍｌのものを用いることが
好ましく、０．２〜１． ｏ ｍのものを用いれば加工
性０強度および配線板の重量が軽減できるので好ましい
。また平坦部１６を有する突起の高さＣは基板の厚さよ
り小さいことが好ましく、基板の厚さからマザーチップ
の厚さを引いた厚さに等しければ、導通回路とマザーチ
ップの上面との高さがほぼ等しくなりワイヤーボンディ
ング性に優れるので好ましい。
さらに折曲部９の１ｉｉａおよび高さｂについて。
ａは伝熱板７の基板との接合性の関係で３〜２０ｔの幅
にすることが好ましく、ｂは加工性の面で１５を未満で
あることが好ましい。
にすることが好ましく、ｂは加工性の面で１５を未満で
あることが好ましい。
折曲部の形状については特に制限はないが、加工性の面
でＵ字形、■字形であることが好ましい。
でＵ字形、■字形であることが好ましい。
本発明における基板とは、ガラスエポキシ積層板などの
プリント配線板材料の半導体素子を搭載する大貫通孔部
分を除いた部分に導通回路および小貫通孔を形成し、か
つ小貫通孔内に導電層を形成したものを示す。
プリント配線板材料の半導体素子を搭載する大貫通孔部
分を除いた部分に導通回路および小貫通孔を形成し、か
つ小貫通孔内に導電層を形成したものを示す。
基板の素材としては１紙、ガラス繊維からなる織布、不
織布々どにエポキシ、フェノール等の樹脂組成物を含浸
、積層成形硬化せしめた紙エポキシ積層板１紙フェノー
ル積層板、ガラスエポキシ積層板等のプリント配線板材
料が用途に応じて使用される。
織布々どにエポキシ、フェノール等の樹脂組成物を含浸
、積層成形硬化せしめた紙エポキシ積層板１紙フェノー
ル積層板、ガラスエポキシ積層板等のプリント配線板材
料が用途に応じて使用される。
基板の裏面と伝熱板との固着は樹脂を用いて固着するこ
とが好ましい。適用される樹脂としてはエポキシ樹脂、
ポリイミド樹脂等の熱硬化性樹脂。
とが好ましい。適用される樹脂としてはエポキシ樹脂、
ポリイミド樹脂等の熱硬化性樹脂。
耐熱性熱可塑性樹脂などが用途、使用条件において選択
され用いられる。
され用いられる。
もし基板の裏面側の大貫通孔と最も内側に配列されたピ
ンとの距離が十分にある場合には、大貫通孔をとり囲む
銅パターンを銅箔を貼りつけることなどにより導通回路
と接触しないようにして設け、この銅パターンと伝熱板
とを半田等のろう材を介してろう接合してもよい。この
場合、銅パターンの幅は０．５〜２１１１１１１あれば
十分である。また必要に応じて銅パターンのろう付けと
、接着剤による接合とを併用しても差しつかえない。伝
熱板の固着する箇所は、突起部分で固着してもよく、突
起以外の部分で固着してもよく、また突起部分と他の部
分とを併用して固着してもよい。
ンとの距離が十分にある場合には、大貫通孔をとり囲む
銅パターンを銅箔を貼りつけることなどにより導通回路
と接触しないようにして設け、この銅パターンと伝熱板
とを半田等のろう材を介してろう接合してもよい。この
場合、銅パターンの幅は０．５〜２１１１１１１あれば
十分である。また必要に応じて銅パターンのろう付けと
、接着剤による接合とを併用しても差しつかえない。伝
熱板の固着する箇所は、突起部分で固着してもよく、突
起以外の部分で固着してもよく、また突起部分と他の部
分とを併用して固着してもよい。
本発明になる半導体素子搭載用配線板をマザーボードな
どのプリント配線板に搭載して用いる場合、小貫通孔を
大貫通孔の周辺に設け、小貫通孔内に導電層を形成し貫
通してピンを挿入固着しても良く、この場合裏面にピン
の一部を突出させればプリント配線板と半導体素子搭載
用配線板の裏面との間に隙間ができ、放熱性に優れるの
で好ましい。またピンは、信号接続ピンとして用いるこ
ともあり、特殊な材質は必要とせずコパール、４２合金
、５２合金等が用いられ、その長さは挿入して固定する
基板より突出させるため基板より長いものを用いること
が好ましく、突出長さはＩｎｎ以上あることが好ましい
。このピンは導電層を貫通して挿入固着されるため伝熱
板とは絶縁された状態となる。
どのプリント配線板に搭載して用いる場合、小貫通孔を
大貫通孔の周辺に設け、小貫通孔内に導電層を形成し貫
通してピンを挿入固着しても良く、この場合裏面にピン
の一部を突出させればプリント配線板と半導体素子搭載
用配線板の裏面との間に隙間ができ、放熱性に優れるの
で好ましい。またピンは、信号接続ピンとして用いるこ
ともあり、特殊な材質は必要とせずコパール、４２合金
、５２合金等が用いられ、その長さは挿入して固定する
基板より突出させるため基板より長いものを用いること
が好ましく、突出長さはＩｎｎ以上あることが好ましい
。このピンは導電層を貫通して挿入固着されるため伝熱
板とは絶縁された状態となる。
導通回路および導電層を形成する材料としては。
特に限定するものではないが０価格、熱伝導性などの点
で銅を用いることが好ましい。導通回路および導電層は
１例えば基板の表面に銅箔を張り合わせタリ、めっき処
理などの手段で形成する。
で銅を用いることが好ましい。導通回路および導電層は
１例えば基板の表面に銅箔を張り合わせタリ、めっき処
理などの手段で形成する。
本発明では上記の他に伝熱板の平坦部の裏面に必要に応
じて放熱用スタッドフィンなどが取り付けられる。
じて放熱用スタッドフィンなどが取り付けられる。
（作用）
本発明になる半導体素子搭載用配線板は、半導体素子搭
載部を平坦に加工し、その部分を大貫通孔内に挿入した
伝熱板を用いるため、ガラスエポキシ複合材料などの有
機系材料のみからなる配線板に比較して放熱性が格段に
すぐれたものとなる。
載部を平坦に加工し、その部分を大貫通孔内に挿入した
伝熱板を用いるため、ガラスエポキシ複合材料などの有
機系材料のみからなる配線板に比較して放熱性が格段に
すぐれたものとなる。
また伝熱板を第４図に示すような形状に加工することに
より大貫通孔周辺の基板が変形してもその変形は伝熱板
の折曲部で吸収され、半導体素子搭載部の変形が抑制さ
れる。さらに伝熱板を第４図に示すような形状に加工す
ることにより曲げ弾性率も向上し、基板の変形の抑制効
果がある。
より大貫通孔周辺の基板が変形してもその変形は伝熱板
の折曲部で吸収され、半導体素子搭載部の変形が抑制さ
れる。さらに伝熱板を第４図に示すような形状に加工す
ることにより曲げ弾性率も向上し、基板の変形の抑制効
果がある。
（実施例）
以下実施例により本発明を説明する。
実施例１
寸法３０ Ｘ３０ｍｒで厚さ１． ｏ ｍｍのガラス不
織布コンポジット積層板（新神戸電機製、商品名ＣＢＭ
−３）の両面に厚さ１８μｍの銅箔を張り合わせ。
織布コンポジット積層板（新神戸電機製、商品名ＣＢＭ
−３）の両面に厚さ１８μｍの銅箔を張り合わせ。
ついで第１図に示すようにその中央部（寸法１５．２４
Ｘｉ ５．２４ｍ）１５を除いた部分に’１５４区間隔
で超硬ドリルで直径０．６ ｍの小貫通孔１を７２個設
けた。この後エツチドフォイル法により前記積層板の両
表面と小貫通孔１内に１０±２μｍの厚さに銅めつきを
施し、小貫通孔１内に導電層２を形成し、ついで表面に
レジスト膜の形成、エツチング、レジスト膜の剥離を行
ない上面に所定の導通回路３．中央部の端から１ｍの位
置にワイヤーボンディング部内側端部１３を、さらに中
央部の端から２．５ｍの位置にワイヤーボンディング部
外側端部１４を形成した。ついで積層板下面の小貫通孔
１の外周にエツチングにより幅０．３ ［１ｆｉのラン
ド４を形成して導通回路３．導電層２およびランド４を
導通させた基板５を得た。
Ｘｉ ５．２４ｍ）１５を除いた部分に’１５４区間隔
で超硬ドリルで直径０．６ ｍの小貫通孔１を７２個設
けた。この後エツチドフォイル法により前記積層板の両
表面と小貫通孔１内に１０±２μｍの厚さに銅めつきを
施し、小貫通孔１内に導電層２を形成し、ついで表面に
レジスト膜の形成、エツチング、レジスト膜の剥離を行
ない上面に所定の導通回路３．中央部の端から１ｍの位
置にワイヤーボンディング部内側端部１３を、さらに中
央部の端から２．５ｍの位置にワイヤーボンディング部
外側端部１４を形成した。ついで積層板下面の小貫通孔
１の外周にエツチングにより幅０．３ ［１ｆｉのラン
ド４を形成して導通回路３．導電層２およびランド４を
導通させた基板５を得た。
次に上記基板５の中央部を金型で８×８＝寸法に打ち抜
いて第２図に示すような大貫通孔６を形成した。
いて第２図に示すような大貫通孔６を形成した。
一方１寸法１２Ｘ１２ｗＩＩ１１で厚さ０．２５ｍｎの
銅板の中央部に第４図に示すように高さＣが０．５ ｆ
ｌｌｌｌｌ 。
銅板の中央部に第４図に示すように高さＣが０．５ ｆ
ｌｌｌｌｌ 。
加工部の曲率半径が０．５ ａｎ Ｒで平坦部１６の寸
法が６．５Ｘ６．５ｍｍの突起８およびａが２ｍＩＩＩ
、ｂが１簡のＵ字形の折曲部９を絞り加工で形成して伝
熱板７を得た。折曲部９のイ、口およびハの寸法を側法
したところ、イは０．２０ｍｍ、口は０．１９１１ｆｆ
ｌおよびハは０．２２調であった。この後トリクレンの
蒸気で洗浄後、アルカリ脱脂工程を経てワット浴で伝熱
板７の表面にニッケルめっきを２替５μｍの厚さに施し
た。
法が６．５Ｘ６．５ｍｍの突起８およびａが２ｍＩＩＩ
、ｂが１簡のＵ字形の折曲部９を絞り加工で形成して伝
熱板７を得た。折曲部９のイ、口およびハの寸法を側法
したところ、イは０．２０ｍｍ、口は０．１９１１ｆｆ
ｌおよびハは０．２２調であった。この後トリクレンの
蒸気で洗浄後、アルカリ脱脂工程を経てワット浴で伝熱
板７の表面にニッケルめっきを２替５μｍの厚さに施し
た。
次に第２図に示すように伝熱板７の突起８を前記基板５
の大貫通孔６内に挿入し、折曲部９が大貫通孔６の下方
向に位置するよう配設し、他の部分がランド４と接触し
ないように伝熱板７と基板５とを液状のシリコーンゴム
（信越化学工業製。
の大貫通孔６内に挿入し、折曲部９が大貫通孔６の下方
向に位置するよう配設し、他の部分がランド４と接触し
ないように伝熱板７と基板５とを液状のシリコーンゴム
（信越化学工業製。
商品名ＫＥ４５Ｗ）で接着した。なお液状のシリコーン
ゴムは絞り加工した中央部の上面を除き。
ゴムは絞り加工した中央部の上面を除き。
基板裏面と接着する面上に０．２±０．１卸の厚さに塗
布した。ついで小貫通孔内に直径が０．５８ｍで一方の
端部をくぎの顆状に加工した長さ６１１ｍの５２合金の
ネールへラドピン１８を挿入し、他の一方の端部（端子
）を下面に露出させたｆｆ１ｓｎ：Ｐｂ＝６０：４０の
半田によりネールヘッドピン１８を固着して半導体素子
搭載用配線板を得た。
布した。ついで小貫通孔内に直径が０．５８ｍで一方の
端部をくぎの顆状に加工した長さ６１１ｍの５２合金の
ネールへラドピン１８を挿入し、他の一方の端部（端子
）を下面に露出させたｆｆ１ｓｎ：Ｐｂ＝６０：４０の
半田によりネールヘッドピン１８を固着して半導体素子
搭載用配線板を得た。
一方１寸法が６，５Ｘ６．５ｍｍで厚さが０．２５順の
シリコン単結晶の片面に所望の配線パターンを形成した
マザーチップを得た。次に第３図に示すようにこのマザ
ーチップ１０上に寸法が３Ｘ４ｍｌｌｌの半導体素子１
１を搭載し、双方を直径１２０μｍ。
シリコン単結晶の片面に所望の配線パターンを形成した
マザーチップを得た。次に第３図に示すようにこのマザ
ーチップ１０上に寸法が３Ｘ４ｍｌｌｌの半導体素子１
１を搭載し、双方を直径１２０μｍ。
高さ１００７７ｍのＳｎ ：Ｐｂ＝５ ：９５半田柱で
接合して複合半導体素子を得た。この後複合半導体素子
を伝熱板７の突起８上に前記と同じ液状のシリコーンゴ
ムに銀粉を９００重量％含したゴムを用いて接着した。
接合して複合半導体素子を得た。この後複合半導体素子
を伝熱板７の突起８上に前記と同じ液状のシリコーンゴ
ムに銀粉を９００重量％含したゴムを用いて接着した。
ついでマザーチップ１０上および前記の半導体素子搭載
用配線板上のワイヤーボンディング端部間を直径が３８
μｍの珪素を１重量％含むアルミニウムワイヤー１２を
用い超音波接合した。この後誘電率および熱伝導率を測
定したところ、誘電率は５．１でガラスエポキシ配線板
とほぼ同一で、半導体素子を搭載した部分の熱伝導率は
０．７６ ｃａｌ！／ａｍ・秒・℃で半導体素子から発
生する熱を下面および側面に放熱することができた。な
お誘電率および熱伝導率の測定はＪＩＳＣ２１４１に：
準じて省力っだ。
用配線板上のワイヤーボンディング端部間を直径が３８
μｍの珪素を１重量％含むアルミニウムワイヤー１２を
用い超音波接合した。この後誘電率および熱伝導率を測
定したところ、誘電率は５．１でガラスエポキシ配線板
とほぼ同一で、半導体素子を搭載した部分の熱伝導率は
０．７６ ｃａｌ！／ａｍ・秒・℃で半導体素子から発
生する熱を下面および側面に放熱することができた。な
お誘電率および熱伝導率の測定はＪＩＳＣ２１４１に：
準じて省力っだ。
また半導体素子搭載用配線板から露出した７２本のネー
ルへラドピン１８を無負荷挿入用ソケット（図示せず）
Ｋ挿入後レバーを操作してネールへラドピン１８をソケ
ット内ではさみ込んで固定した。ネールへラドピン１８
をはさみ込んだときネールへラドピン１８に歪が発生す
るが、このネールへラドピン１８をはさみ込む操作を１
００回繰り返し行なってもマザーチップ１０と半導体素
子１１とを接合している半田柱には亀裂などの破断は発
生しなかった。
ルへラドピン１８を無負荷挿入用ソケット（図示せず）
Ｋ挿入後レバーを操作してネールへラドピン１８をソケ
ット内ではさみ込んで固定した。ネールへラドピン１８
をはさみ込んだときネールへラドピン１８に歪が発生す
るが、このネールへラドピン１８をはさみ込む操作を１
００回繰り返し行なってもマザーチップ１０と半導体素
子１１とを接合している半田柱には亀裂などの破断は発
生しなかった。
実施例２
伝熱板の材料として厚さ０．２５４ｍのコバール板を用
いた以外は実施例１と同様の方法および工程を経て半導
体素子搭載用配線板を得た。
いた以外は実施例１と同様の方法および工程を経て半導
体素子搭載用配線板を得た。
以下実施例１と同様の方法で複合半導体素子を伝熱板の
突起上に接着し、またワイヤーボンディング間をアルミ
ニウムワイヤーを用いて超音波接合した。この後実施例
１と同様の方法で誘電率および熱伝導率を測定したとこ
ろ、誘電率は５．２でガラスエポキシ配線板とほぼ同一
で、半導体素子を搭載した部分の熱伝導率はｏ、 ｏ
ｓ ｃａｌ／ａｍ・秒・℃で半導体素子から発生する熱
を下面および側面に放熱することができた。
突起上に接着し、またワイヤーボンディング間をアルミ
ニウムワイヤーを用いて超音波接合した。この後実施例
１と同様の方法で誘電率および熱伝導率を測定したとこ
ろ、誘電率は５．２でガラスエポキシ配線板とほぼ同一
で、半導体素子を搭載した部分の熱伝導率はｏ、 ｏ
ｓ ｃａｌ／ａｍ・秒・℃で半導体素子から発生する熱
を下面および側面に放熱することができた。
また実施例１と同様の方法でネールへラドピンに歪を１
００回繰り返しても、マザーチップと半導体素子とを接
合している半田柱には亀裂などの破断は発生しなかった
。
００回繰り返しても、マザーチップと半導体素子とを接
合している半田柱には亀裂などの破断は発生しなかった
。
比較例１
外径寸法３０Ｘ３０ｍｍで厚さ０．２５ ｕｎの４２合
金板を用い中央部に突起を形成せず、基板に固着した場
合、基板に設けた小貫通孔と対応する位置に直径１．６
ｍｍの孔を打ち抜いて伝熱板を得、大貫通孔内へ挿入
工程を除いた以外は実施例１と同様△ の方法および工程を経て半導体素子搭載用配線板を得た
。
金板を用い中央部に突起を形成せず、基板に固着した場
合、基板に設けた小貫通孔と対応する位置に直径１．６
ｍｍの孔を打ち抜いて伝熱板を得、大貫通孔内へ挿入
工程を除いた以外は実施例１と同様△ の方法および工程を経て半導体素子搭載用配線板を得た
。
以下複合半導体素子を実施例１と同じ液状の銀粉入りシ
リコンゴムを用いて基板の大貫通孔の底部に露出してい
る部分に接着し、実施例１と同様の方法でワイヤーボン
ディング間をアルミニウムワイヤーを用いて超音波接合
した。この後実施例１と同様の方法で誘電率および熱伝
導率を測定したところ、誘電率は５．２でガラスエポキ
シ配線板とほぼ同一で、半導体素子を搭載ｌ〜九前部分
熱伝導率はｏ、 ０４ ｃａｌ ／ｃｍ・秒・℃で半導
体素子から発生する熱を下面および側面に放熱すること
ができた。しかし実施例１と同様の方法でネールへラド
ピンに歪を繰り返し加えたところ、４回繰り返しただけ
でマザーチップと半導体素子とを接合している半田柱に
亀裂が入り電気的彦導通が確保できなかった。
リコンゴムを用いて基板の大貫通孔の底部に露出してい
る部分に接着し、実施例１と同様の方法でワイヤーボン
ディング間をアルミニウムワイヤーを用いて超音波接合
した。この後実施例１と同様の方法で誘電率および熱伝
導率を測定したところ、誘電率は５．２でガラスエポキ
シ配線板とほぼ同一で、半導体素子を搭載ｌ〜九前部分
熱伝導率はｏ、 ０４ ｃａｌ ／ｃｍ・秒・℃で半導
体素子から発生する熱を下面および側面に放熱すること
ができた。しかし実施例１と同様の方法でネールへラド
ピンに歪を繰り返し加えたところ、４回繰り返しただけ
でマザーチップと半導体素子とを接合している半田柱に
亀裂が入り電気的彦導通が確保できなかった。
（発明の効果）
本発明になる半導体素子搭載用配線板は、誘電率、熱伝
導率および放熱効果に優れ、パッケージ化した場合、気
密封止の際の接着性においても問題はなく、伝熱板の半
導体素子搭載部の変形も抑制することができるなどの効
果を奏する半導体素子搭載用配線板である。
導率および放熱効果に優れ、パッケージ化した場合、気
密封止の際の接着性においても問題はなく、伝熱板の半
導体素子搭載部の変形も抑制することができるなどの効
果を奏する半導体素子搭載用配線板である。
第１図および第２図は本発明の実施例における半導体素
子搭載用配線板の製造作業状態を示す断面図、第３図は
本発明の実施例になる半導体素子搭載用配線板の伝熱板
の突起上に複合半導体素子を接着し、マザーチップ上と
ワイヤーで接合した状態を示す断面図および一第４図は
本発明の実施例になる半導体素子搭載用配線板に用いら
れる伝熱板の部分正面図である。 符号の説明 １・・・小貫通孔 ２・・・導電層３・・・導
通回路 ４・・・ランド５・・・基板
６・・・大貫通孔７・・・伝熱板 ８
・・・突起９・・・折曲部 １０・・・マザ
ーチップ１１・・・半導体素子 １２・・・アル
ミニウムワイヤー１３・・・ワイヤーボンディング部内
側端部１４・・・ワイヤーボンディング部外側端部１５
・・・中央部 １６・・・平坦部１７・・・
基板との接合部 １８・・・ネールへッドピン手続補正
書（自発
子搭載用配線板の製造作業状態を示す断面図、第３図は
本発明の実施例になる半導体素子搭載用配線板の伝熱板
の突起上に複合半導体素子を接着し、マザーチップ上と
ワイヤーで接合した状態を示す断面図および一第４図は
本発明の実施例になる半導体素子搭載用配線板に用いら
れる伝熱板の部分正面図である。 符号の説明 １・・・小貫通孔 ２・・・導電層３・・・導
通回路 ４・・・ランド５・・・基板
６・・・大貫通孔７・・・伝熱板 ８
・・・突起９・・・折曲部 １０・・・マザ
ーチップ１１・・・半導体素子 １２・・・アル
ミニウムワイヤー１３・・・ワイヤーボンディング部内
側端部１４・・・ワイヤーボンディング部外側端部１５
・・・中央部 １６・・・平坦部１７・・・
基板との接合部 １８・・・ネールへッドピン手続補正
書（自発
Claims (1)
- １、基板に設けられた導電層を有する小貫通孔内にピン
を挿入固着し、基板に設けられた大貫通孔内に上面に半
導体素子が搭載される平坦部を有し、かつ前記大貫通孔
の下方向に折曲部を有し、基板に形成した導通回路およ
び小貫通孔内に形成した導電層と絶縁された伝熱板を設
けた半導体素子搭載用配線板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61085763A JPS62242340A (ja) | 1986-04-14 | 1986-04-14 | 半導体素子搭載用配線板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61085763A JPS62242340A (ja) | 1986-04-14 | 1986-04-14 | 半導体素子搭載用配線板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62242340A true JPS62242340A (ja) | 1987-10-22 |
Family
ID=13867905
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61085763A Pending JPS62242340A (ja) | 1986-04-14 | 1986-04-14 | 半導体素子搭載用配線板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62242340A (ja) |
-
1986
- 1986-04-14 JP JP61085763A patent/JPS62242340A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2548350B2 (ja) | テープ自動結合に使用される熱放散相互接続テープ | |
| JP2001520460A (ja) | マイクロ電子デバイス用パッケージの放熱特性を改善する方法及び構造 | |
| JPH09298255A (ja) | セラミック回路基板及びこれを用いた半導体装置 | |
| JP2000138317A (ja) | 半導体装置及びその製造方法 | |
| KR100271836B1 (ko) | 금속성 전자 부품 패키지 장치 | |
| JP2620611B2 (ja) | 電子部品搭載用基板 | |
| JP4667154B2 (ja) | 配線基板、電気素子装置並びに複合基板 | |
| WO2000008685A1 (fr) | Substrat de cablage, son procede de fabrication, et dispositif a semiconducteur | |
| JPS62242340A (ja) | 半導体素子搭載用配線板 | |
| JP2006286679A (ja) | 半導体装置およびその製造方法 | |
| JPS61137349A (ja) | 半導体装置 | |
| JPS62214645A (ja) | 半導体装置 | |
| JP2612468B2 (ja) | 電子部品搭載用基板 | |
| JPS62221136A (ja) | 半導体素子搭載用配線板 | |
| JP2748771B2 (ja) | フィルムキャリア半導体装置及びその製造方法 | |
| JPH08172142A (ja) | 半導体パッケージ及びその製造方法並びに半導体装置 | |
| JP3127149B2 (ja) | 半導体装置 | |
| JP3238906B2 (ja) | 半導体装置 | |
| JPS6317547A (ja) | 半導体装置 | |
| JP2968704B2 (ja) | 半導体装置 | |
| JPH05326814A (ja) | 電子回路素子搭載用リードフレーム | |
| JPS61208226A (ja) | 半導体素子搭載用配線板 | |
| JPH0243345B2 (ja) | ||
| JP2686156B2 (ja) | 熱放散型半導体パッケージ | |
| JPH03171744A (ja) | 半導体装置及びその製造方法 |