JPS6223613A - 電子装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、電子装置に関するもので、例えば、マイク
ロコンピュータに利用して有効な技術に関するものであ
る。

〔背景技術〕

１チップのマイクロコンピュータ等のような情報処理装
置や各種制御装置にあっては、電源投入後にいったん内
部回路を初期値に設定すること、言い換えるならば内部
回路をリセットすることが必要とされる。このようなリ
セット動作のために、マイクロコンピュータを構成する
半導体集積回路装置にはリセット端子が用意されている
。このリセット端子に抵抗とキャパシタからなるＣＲ時
定数回路を接続することにより、パワーオンリセット動
作が可能にされる（例えば、■日立製作所昭ｆｉ１１６
０年３月発行「日立マイクロコンピュータデータブック
　４ビットシングルチップｊ頁５９等参照）。

しかしながら、上記ＣＲ時定数回路を用いると、電源電
圧の立ち上がりが遅い場合、パワーオンリセット動作が
有効に行われないという問題がある。

すなわち、電源電圧の立ち上がりに対してキャパシタの
充電電圧の立ち上がりがはり同じにされると、両型圧の
立ち上がり時間差に従ったリセットパルスが発生しなく
なるからである。

〔発明の目的〕

この発明の目的は、簡単な回路構成により、確実なパワ
ーオンリセソＩ・動作を可能にした電子装置を提供する
ことにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、抵抗素子と定電圧素子を介して電源電圧をキ
ャパシタに供給することにより、上記定電圧素子が動作
状態にされるまでの間キャパシタへの充電動作を禁止し
て、電源電圧の立ち上がりに対して常に遅れて立ち上が
る電圧信号を形成して、これをシステムリセット信号と
して利用するものである。

〔実施例〕

第１図には、この発明が通用された１チップマイクロコ
ンピユータの一実施例のブロック図が示されている。

同図において、破線で囲まれた部分は集積回路ＬＳＩで
あり、ここに形成された各回路ブロックは、全体として
１チップマイクロコンピユータを構成しており、公知の
半導体Ｓ積回路の製造技術によってシリコンのような１
個の半導体基板上において形成される。

記号ＣＰＵで示されているのは、マイクロプロセッサで
あり、その主要構成ブロックが代表として例示的に示さ
れている。Ａはアキュムレータ、Ｘはインデックスレジ
スタ、ＣＣはコンディションコードレジスタ、ＳＰはス
タックポインタ、ＰＣＨ，ＰＣＬはプログラムカウンタ
、ＣＰＵ−Ｃ０ＮＴはＣＰＵコントローラ、Ａ、　１−
　Ｕは算術論理１５ｆ算ユニツトである。

このようなマイクロプロセッサＣＦ）　Ｕの構成は、例
えば、−オーム社から昭和５３年４月１０に発行された
ｒマイクロコンピュータの基礎」矢田光治著によって公
知であるので、その詳細な説明を省略する。上記ＣＰＵ
コントローラｃｐｕ−ｃ。

ＮＴは、外部端子から割り込み信号ｉＲＱやリセソ。１
・信号ＲＥＳ等が供給され、外部端子・＼バス制御信号
Ｂ等を送出する。

この実施例では、上記リセット信号ＲＥＳは、後述する
ように外部回路素子により構成された時定数回路ＣＲに
より形成される。これにより、パワーオンリセット動作
が自動的に行われる。

記号Ｉ１０で示されているのは、入出力ポートであり、
その内部にデータ伝送方向レジスタを含んでいる。また
、記号■て示されているのは１．入力専用ポートである
。

記号Ｏ３Ｃで示されているのは、発振回路であり、特に
制限されないが、外付される水晶振動子Ｘｔａｌを利用
して高精度の基準周波数信号を形成する。この基準周波
数信号により、マイクロプロセッサＣＰＵにおいて必要
とされるクロックパルスが形成される。また、−り記基
準周波数信号は、タイマーの基準時間パルスとしても用
いられる。

このタイマーは、カウンタＣ０ＵＴ、プリスケーラＩ）
　Ｒ及びコントローラＣ０ＮＴとによって構成される。

記号ＲＡＭで示されているのは、ランダム・アクセス・
メモリであり、主として一時データの記憶回路として用
いられる。

記号ＲＯＭで示されているのは、リード・オンリー・メ
モリであり、各種情報処理のためのプログラムが書込ま
れる。

以上の各回路ブロックは、マイクロプロセッサＣＰＵを
中心としバスＢ　Ｕ　Ｓによって相互に接続されている
。このバスＢＵＳには、データバスとアドレスバスとが
含まれるものである。

第２図には、上記時定数回路ＣＲと、その出力信号を受
ける波形整形回路の一実施例の回路図が示されている。

これらの回路を構成する回路素子及び半導体集積回路装
置は、上記第１図に示したマイクロコンピュータを構成
する半導体集積回路装置や他の周辺回路を構成する半導
体集積回路装置等とともに共通のプリンｌ−配線基板等
の実装基板上に実装される。

時定数回路ＣＲは、次の各回路素子により構成される。

キャパシタＣには抵抗Ｒ１とツェナーダイオードＺＤを
介して電源電圧Ｖｃｃが供給される特に制限されないが
、上記ツェナーダイオードＺＤは、波形整形回路と組み
合わせた時マイクロコンピュータを構成する半導体集積
回路装置における下限動作電圧（実力値）とほぼ同じし
きい値電圧以上となるような（ツェナー電圧）を持つよ
うに設定される。また、特に制限されないが、電源遮断
時にキャパシタＣの電圧Ｖｅｒを高速に放電させるため
に、上記キャパシタＣから電源電圧端子Ｖｃｃへ向かう
ような電流を流すダイオ−（・Ｄが設けられている。

上記キャパシタＣの充電電圧Ｖｅｒは、特に制限されな
いが、同図において点線で示された論理集積回路ＲＴＬ
　（レジスター・トランジスタ・ロジック）などのよう
な他の集積回路より低い電圧で動作する回路により波形
整形が行われる。上記電圧Ｖｅｒは、上記論理集積回路
ＲＴＬの入力端子Ｐ１に供給される。上記端子Ｐ１は、
抵抗Ｒ２を介して）−ランジスタＱ１のベースに結合さ
れる。このトランジスタＱ１は、そのエミッタが接地電
位。　　点に結合され、コレクタと電源電圧端子ＶＣＣ
との間に負荷抵抗Ｒ３が設けられる。上記トランジスタ
Ｑｌの出力信号は、同様なトランジスタ。２゜Ｑ３と、
その負荷抵抗Ｒ４，Ｒ５からなる縦列接続されたインバ
ータ回路を介して出方端子Ｐ２へ送出される。この出力
端子Ｐ２がら第１図に示したｌ千ノブのマイクロコンピ
ュータへ供給されるリセット信号ＲＥＳが送出される。

次に、第３図に示した波形図を参照して、上記実施例回
路のパワーオンリセット動作を説明する。

例えば、時刻Ｔｏにおいて電源投入がなされ、電源電圧
ＶＣＣの立ち上がりが抵抗Ｒ１とキャパシタＣとからな
る時定数とはソ゛同じように遅い場合においても、電源
電圧ＶｃｃがツェナーダイオードＺＤのしきい値電圧ｖ
Ｚに達するまでの時刻ＴＩの間、上記ツェナーダイオー
ドＺＤがオフ状態にされているからキャパシタＣには充
電動作が行われない。この間（ＴＯ−Ｔｌ）において、
電圧Ｖｃｒは、はｙ゛回路接地電位のような電位にされ
ている。したがって、論理ｓ禎回ＲＴＬのトランジスタ
Ｑ１がオフ状態にされる。これにより、電源電圧Ｖｃｃ
がトランジスタＱ１のしきい値電圧（ベース、エミッタ
電圧）ｖｔｈに達すると、トランジスタＱ２がオン状態
にされるため、トランジスタＱ３がオフ状態にされる。

したがって、リセット信号ＲＥＳは、電源電圧Ｖｃｃの
立ち上がりとは＼同じにハイレベルに立ち上がる。

Ｎ源電圧Ｖｃｃが１チップのマイク〔Ｊコンビエータを
構成する半導体４Ｊ８１回路装置の下限動作電圧に達す
る時刻ＴＸにおいて、１チップのマ・ｆクロコンピユー
タは上記リセット（言号ＲＥＳのハイレベルに応答して
リセソＩ−ｕｓ作を開始する。また、上記ツェナーダイ
オードＺＤがオン状態にされるため、キャパシタＣの充
電動作が開始される。この充電電圧Ｖｃｒがト・ランジ
スタＱ１のしきい値電圧ｖｔｈに達する時刻Ｔ２におい
て、トランジスタＱ１はオフ状態からオン状態に切り換
えられる。

これに応じて、トランジスタ’Ｑ２がオフ状態に、トラ
ンジスタＱ３がオン状態にされるため、リセット信号Ｒ
ＥＳはハイレベルから回路の接地電位のようなロウレベ
ルにされる。これにより、マイクロコンピュータ及びそ
の周辺回路や制御回路などは、そのリセット動作が解除
される。すなわち、マイクロコンピュータ及びその周辺
回路や制御回路などに対しては、その電源電圧Ｖｃｃの
立ち上がりが遅（とも、少なくとも時刻ＴｌがらＴ２ま
での間のリセット信号が確保される。これにより、マイ
クロコンピュータシステムや制御装置において、確実な
パワーオンリセット動作を保証することができる。

〔−効　果〕

（１）定電圧素子を用いて、電＃電圧がそのしきい値電
圧に達するまでの間、時定数回路を構成するキャパシタ
への充電動作を禁止することにより、電源電圧の立ち上
がりと、時定数回路による出方電圧との間に時間差を設
けることができる。これにより、上記時間差を利用した
情報処理装置や各種制御装置におけるシステムリセット
動作を確保できるから、確実なパワーオンリセット動作
を実現できる志いう効果が得られる。

（２＋−Ｊ：記（１）Ｏこより、時定数回路に、おける
時定数を比較的小さく設定できる。これにより、時定数
回路を構成Ｖるキャパシタの容量値を比較的小さくでき
るため、安価で小型のキャパシタを利用できるという効
果が得られる。

（３）上記（１）により、マイクロコンピュータ等の情
報処理装置や各種制御装置の電源回路は、その立ち上が
り軸性に１ｌｉｌｌ約を受けなくるから、安価な電源回
路を利用できるという効果が得られる。

以上本発明壱によってなされた発明を実施例乙こ基づき
具体的に説明したが、この発明は上記実施例に限定され
るらの一〇はなく、その要旨を逸脱しない範囲で１−々
女史可能であることはいうまＣもない。例えば、定電素
子としては、ダーイオードの順方向電圧を利用するもの
であってもよい。すなわち、直列形態の複数個のダイオ
ードにより、情報処理装置を構成する回路の下限動作電
圧とは一同しような合成しきい４ｉＭ電圧を形成するも
のとすればよい。また、波形整形回路はｉ゛略するもの
であってもよい。また、ダイオードＤ、ＺＤ及び１抗Ｒ
１を半導体集積回路装置内（半導体チ・７ブ」二）に形
成し、外部部品をキャパシタＣのみとするものであって
もよい。さらに、第１図のよ・うに１つの半導体集積回
路装置ではなく、複数の半導体集積回路装置及び／又は
個別部品からなる電子装置に本発明を通用することも勿
論可能である。

〔利用分野〕

この発明は、パワーオンリセット動作を必要とするマイ
クロコンピュータ等の各種電子装置に広く利用できる。

【図面の簡単な説明】

第１図は、この発明が通用された１チップマイクロコン
ビエータの一実施例を示すブロック図、第２図は、その
パワーオンリセット信号を形成するための時定数回路及
び波形整形回路の一実施セッサ、ＣＰＵ−Ｃ０ＮＴ・・
ＣＰＵコントＩＵ　−ラ、ＡＬＵ・・算術論理演算ユニ
ット・、Ａ・・アキュムレータ、Ｘ・・インデックスレ
ジスタ、ＣＣ・・コンディションコードレジスタ、ＳＰ
・・スタックポインタ、ＰＣＩ、ＰＣＬ・・プログラム
カウンタ、ＲＡＭ・・ラング・アクセス・メモリ、ＲＯ
Ｍ・・リード・オンリー・メモリ、Ｉｌｏ・・入出力ボ
ート、■・・入力専用ボート、Ｏ２０・・発振回路、Ｃ
０ＵＴ・・カウンタ、ＣＯＮ　Ｔ・・コントローラ、Ｐ
Ｒ・・プリスケーラ、１３　Ｕ　：’＝・・バス、ＣＲ
・・時定数回路第２図　　　第３図

Claims (1)

1. 【特許請求の範囲】 １、抵抗素子と定電圧素子を介して電源電圧が供給され
   るキャパシタと、このキャパシタの電圧信号を受けてシ
   ステムリセット動作が行われることを特徴とする電子装
   置。 ２、上記定電圧素子は、半導体集積回路装置の下限動作
   電圧とほゞ同じしきい値電圧を持つツェナーダイオード
   であり、上記システムリセットは１チップのマイクロコ
   ンピュータにおいて行われることを特徴とする特許請求
   の範囲第１項記載の電子装置。