JPS6223178A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS6223178A JPS6223178A JP60163340A JP16334085A JPS6223178A JP S6223178 A JPS6223178 A JP S6223178A JP 60163340 A JP60163340 A JP 60163340A JP 16334085 A JP16334085 A JP 16334085A JP S6223178 A JPS6223178 A JP S6223178A
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- diodes
- circuit
- switching
- capacitance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特にデジタル信号に基
づきダイオードの容量値が制御される半導体集積回路に
関する。
づきダイオードの容量値が制御される半導体集積回路に
関する。
従来、可変容量ダイオードとしては電圧値により容量値
を制御するバラクタ ダイオードがある。
を制御するバラクタ ダイオードがある。
バラクタ ダイオードは、第２図に示すように。
形成し、さらにその上を５ｉＯｚより成る絶縁層５で覆
い、Ｐ＋型領域４上部の絶縁層５で覆われていない部分
にＡＩ電極６を形成し、これを端子７に接続し、また半
導体基板１には端子８を設けた２端子構造をしている。
い、Ｐ＋型領域４上部の絶縁層５で覆われていない部分
にＡＩ電極６を形成し、これを端子７に接続し、また半
導体基板１には端子８を設けた２端子構造をしている。
このよりな２熾子構造をしたバラクタ ダイオードの濃
度プロファイルは、第３図に示すように。
度プロファイルは、第３図に示すように。
半導体基板表頁からｐｒ領域４、Ｎ＋型領領域３Ｎｉ領
域２８よびＮ＋＋半導体基板１という構造をしたいわゆ
る超階段接合となっている。第３図の１から４で示す番
号の濃度領域は第２図の各領域２よび半導体基板を示す
番号と対応している。
域２８よびＮ＋＋半導体基板１という構造をしたいわゆ
る超階段接合となっている。第３図の１から４で示す番
号の濃度領域は第２図の各領域２よび半導体基板を示す
番号と対応している。
バラクタ ダイオードの電圧−容量特性は、第２図に２
ける端子７と端子８との間ｌこかける印加電圧を横軸に
、端子７と端子８との間の容量を縦軸として図示すると
第４図のようになる。
ける端子７と端子８との間ｌこかける印加電圧を横軸に
、端子７と端子８との間の容量を縦軸として図示すると
第４図のようになる。
しかしながら、上述した従来のバラクタ ダイオードで
は、第３図のようにＰ＋型領域４、Ｎ＋型領領域３Ｎ！
領域２８よびＮ＋＋半導体基板１という４つの領域から
なり、しかも濃度プロファイルが複雑で製造が困難なた
め、電圧−容量特性が均一の製品を生産することがむず
かしく、また容量変化比を大きくしようとすると第３因
ＯＮ＋型領域３の濃度をＮ型領域２の濃度に比べて高く
しなければならず、そのためにＰ＋型領域４の濃度も高
くすることとなり、結果的にＰ＋型領域４とＮ＋型領領
域３のＰＮ接合耐圧が低下するという欠点があった。ま
た、従来のバラクタ ダイオードでは容量変化比は通常
２０ぐらいであり、最高でも５０程度であった。
は、第３図のようにＰ＋型領域４、Ｎ＋型領領域３Ｎ！
領域２８よびＮ＋＋半導体基板１という４つの領域から
なり、しかも濃度プロファイルが複雑で製造が困難なた
め、電圧−容量特性が均一の製品を生産することがむず
かしく、また容量変化比を大きくしようとすると第３因
ＯＮ＋型領域３の濃度をＮ型領域２の濃度に比べて高く
しなければならず、そのためにＰ＋型領域４の濃度も高
くすることとなり、結果的にＰ＋型領域４とＮ＋型領領
域３のＰＮ接合耐圧が低下するという欠点があった。ま
た、従来のバラクタ ダイオードでは容量変化比は通常
２０ぐらいであり、最高でも５０程度であった。
本発明の目的は、ダイオードの製造が容易でしかも容量
変化比を大きくすることができる半導体集積回路を提供
することにある。
変化比を大きくすることができる半導体集積回路を提供
することにある。
本発明の半導体集積回路は、カソード（またはアノード
）が共通に接続された複数のＰＮ接合ダイオードと、前
記複数のＰＮ接合ダイオードのアノード（またはカソー
ド）と接伏するスイッチ回路と、容量値を規定するデジ
タル信号に基づき前記スイッチ回路の開閉を制御する制
御回路とが半導体基板に形成することにより構成される
。
）が共通に接続された複数のＰＮ接合ダイオードと、前
記複数のＰＮ接合ダイオードのアノード（またはカソー
ド）と接伏するスイッチ回路と、容量値を規定するデジ
タル信号に基づき前記スイッチ回路の開閉を制御する制
御回路とが半導体基板に形成することにより構成される
。
次に１本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例の回路図である。
この実施例は、カソードが端子１６に共通に接続された
複数のＰＮ接合ダイオード１４と、複数のＰＮ接合ダイ
オード１４のアノードと端子１５との間に接続されてい
るスイッチ回路１３と、容量値を規定するデジタル信号
が入力する入力端子１１を有し、そのデジタル信号に基
づきスイッチ回路１３の開閉を制御する制御回路１２と
が半導体基板に形成されることにより構成されている。
複数のＰＮ接合ダイオード１４と、複数のＰＮ接合ダイ
オード１４のアノードと端子１５との間に接続されてい
るスイッチ回路１３と、容量値を規定するデジタル信号
が入力する入力端子１１を有し、そのデジタル信号に基
づきスイッチ回路１３の開閉を制御する制御回路１２と
が半導体基板に形成されることにより構成されている。
本実施例の半導体集積回路は、入力端子１１に入るデジ
タル信号に基づき、制御回路１２が並列に並んだ複数の
ＰＮ接合ダイオード１４に接続されたスイッチ回路１３
の開閉を制御することにより、必要なＰＮ接合ダイオー
ドのみを端子１５に接続し、端子１．５と端子１６との
間の容量値を決めている。従って、従来のバラクタ ダ
イオードとは入力信号が端子間の印加電圧とデジタル信
号との違いはあるが、本発明の半導体集積回路も全く同
様に入力信号によりダイオードの端子問答Ｉを制御でき
ることは明らかである。
タル信号に基づき、制御回路１２が並列に並んだ複数の
ＰＮ接合ダイオード１４に接続されたスイッチ回路１３
の開閉を制御することにより、必要なＰＮ接合ダイオー
ドのみを端子１５に接続し、端子１．５と端子１６との
間の容量値を決めている。従って、従来のバラクタ ダ
イオードとは入力信号が端子間の印加電圧とデジタル信
号との違いはあるが、本発明の半導体集積回路も全く同
様に入力信号によりダイオードの端子問答Ｉを制御でき
ることは明らかである。
また、本実権例をこ忘いて、入力端子１１に入るデジタ
ル信号には、シリアル信号の場合とパラ１／ル信号の場
合の両方が考えられる。勿論、バラ１／ル信号の場合は
入力信号を直接入力端子１１に入れて良いが、シリアル
信号の場合には、図に示してないが、入力端子１１の前
段にデコーダを入れることにより全く問題無く使用出来
ることは明らかである。
ル信号には、シリアル信号の場合とパラ１／ル信号の場
合の両方が考えられる。勿論、バラ１／ル信号の場合は
入力信号を直接入力端子１１に入れて良いが、シリアル
信号の場合には、図に示してないが、入力端子１１の前
段にデコーダを入れることにより全く問題無く使用出来
ることは明らかである。
従来のバラクタ ダイオードは材料として８ｉを用いて
いるが、本発明の半導体集積回路では、Ｓｉに限らず、
Ｇ ａ Ａ ｓ等の化合物半導体でも適用可能であるこ
とは明らかである。
いるが、本発明の半導体集積回路では、Ｓｉに限らず、
Ｇ ａ Ａ ｓ等の化合物半導体でも適用可能であるこ
とは明らかである。
以上説明したように１本発明によれば、バラクタ ダイ
オードを使わすＰＮ接合ダイオードを複数個使うことに
より可変容量ダイオードを実現出来るので、製造プロセ
スが簡単になり、しかも容量値の大きさが異る複数のＰ
Ｎ接合ダイオードを組合せるなどして、バラクタ ダイ
オードの場合より２〜５倍穆度大きい１００程度の容量
変化比にすることが可能であり、性能が向上するという
効果が得られる。また１本発明ＩｃＥける半導体集積回
路は、スイッチ回路に使う素子としてダイオード スイ
ッチあるいはバイポーラ トランジスタあるいはユニポ
ーラ トランジスタ等を用いれば、複数のＰＮ接合ダイ
オード及び制御回路並びに入力信号がシリアル信号の場
合のデコーダ回路等を含めて、通常のプロセスによりモ
ノリシック集積回路として同一半導体基板上に形成する
ことが出来るという効果が得られる。
オードを使わすＰＮ接合ダイオードを複数個使うことに
より可変容量ダイオードを実現出来るので、製造プロセ
スが簡単になり、しかも容量値の大きさが異る複数のＰ
Ｎ接合ダイオードを組合せるなどして、バラクタ ダイ
オードの場合より２〜５倍穆度大きい１００程度の容量
変化比にすることが可能であり、性能が向上するという
効果が得られる。また１本発明ＩｃＥける半導体集積回
路は、スイッチ回路に使う素子としてダイオード スイ
ッチあるいはバイポーラ トランジスタあるいはユニポ
ーラ トランジスタ等を用いれば、複数のＰＮ接合ダイ
オード及び制御回路並びに入力信号がシリアル信号の場
合のデコーダ回路等を含めて、通常のプロセスによりモ
ノリシック集積回路として同一半導体基板上に形成する
ことが出来るという効果が得られる。
第１図は本発明の一実施例を示す回路図、第２図は従来
のバラクタ ダイオードの一例を示す断面図、第３図は
従来のバラクタ ダイオードの不純物濃度分布の一例を
示す分布図、第４図は従来のバラクタ ダイオードの電
圧−容量特性の一例を示す特性図である。 ■・・・・・・Ｎ十型半導体基板、２・・・・・・Ｎ型
不純物領域、３・・・・・・Ｎ＋型不純物領域、４・−
・−ｐ 型不純物領域、５・・・・・・５ｉｆｔより
なる絶縁層、６・・・・・・Ａｌ電他、７．８・・・・
・・端子、１１・・・・・・入力端子、工２・・・・・
・制量回路、１３・・・・・・スイッチ回路、１４・・
・・・・複数のＰＮ接合ダイオード、１５，１６・・・
・・・端子。 ８ Ｉ 図 第２図
のバラクタ ダイオードの一例を示す断面図、第３図は
従来のバラクタ ダイオードの不純物濃度分布の一例を
示す分布図、第４図は従来のバラクタ ダイオードの電
圧−容量特性の一例を示す特性図である。 ■・・・・・・Ｎ十型半導体基板、２・・・・・・Ｎ型
不純物領域、３・・・・・・Ｎ＋型不純物領域、４・−
・−ｐ 型不純物領域、５・・・・・・５ｉｆｔより
なる絶縁層、６・・・・・・Ａｌ電他、７．８・・・・
・・端子、１１・・・・・・入力端子、工２・・・・・
・制量回路、１３・・・・・・スイッチ回路、１４・・
・・・・複数のＰＮ接合ダイオード、１５，１６・・・
・・・端子。 ８ Ｉ 図 第２図
Claims (1)
- カソード（またはアノード）が共通に接続された複数の
ＰＮ接合ダイオードと、前記複数のＰＮ接合ダイオード
のアノード（またはカソード）と接続するスイッチ回路
と、容量値を規定するデジタル信号に基づき前記スイッ
チ回路の開閉を制御する制御回路とが半導体基板に構成
されていることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60163340A JPS6223178A (ja) | 1985-07-23 | 1985-07-23 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60163340A JPS6223178A (ja) | 1985-07-23 | 1985-07-23 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6223178A true JPS6223178A (ja) | 1987-01-31 |
Family
ID=15772005
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60163340A Pending JPS6223178A (ja) | 1985-07-23 | 1985-07-23 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6223178A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01102541U (ja) * | 1987-12-26 | 1989-07-11 | ||
| EP0980990A1 (en) | 1998-08-10 | 2000-02-23 | Yamashita Rubber Kabushiki Kaisha | Liquid sealed type elastic mount device |
-
1985
- 1985-07-23 JP JP60163340A patent/JPS6223178A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01102541U (ja) * | 1987-12-26 | 1989-07-11 | ||
| JPH0349317Y2 (ja) * | 1987-12-26 | 1991-10-22 | ||
| EP0980990A1 (en) | 1998-08-10 | 2000-02-23 | Yamashita Rubber Kabushiki Kaisha | Liquid sealed type elastic mount device |
| US6131894A (en) * | 1998-08-10 | 2000-10-17 | Yamashita Rubber Kabushiki Kaisha | Liquid sealed type rubber mount device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3189973A (en) | Method of fabricating a semiconductor device | |
| US5376821A (en) | Integrated emitter switching configuration using bipolar transistors | |
| JPS6223178A (ja) | 半導体集積回路 | |
| US3706128A (en) | Surface barrier diode having a hypersensitive n region forming a hypersensitive voltage variable capacitor | |
| US4641172A (en) | Buried PN junction isolation regions for high power semiconductor devices | |
| US3707656A (en) | Transistor comprising layers of silicon dioxide and silicon nitride | |
| JPS58161378A (ja) | 定電圧ダイオ−ド | |
| JPH0653510A (ja) | モノリシック半導体装置の電力段の終末部及び関連する製造過程 | |
| US3340406A (en) | Integrated semiconductive circuit structure | |
| JPH0258863A (ja) | 半導体集積回路 | |
| JPS60152051A (ja) | 半導体装置の製造方法 | |
| US4042948A (en) | Integrated circuit isolation with mesas and/or insulating substrate | |
| JP2993535B2 (ja) | 受光素子 | |
| JP2953623B2 (ja) | プレーナ型サイリスタ | |
| US3364397A (en) | Semiconductor network inverter circuit | |
| JPH0357314A (ja) | 半導体装置 | |
| JP2605753B2 (ja) | 縦形バイポーラトランジスタ | |
| JPS5892272A (ja) | 負帰還型ＧａＡｓマイクロ波モノリシツク増幅回路装置 | |
| US4694319A (en) | Thyristor having a controllable gate trigger current | |
| JPH0569325B2 (ja) | ||
| US5342804A (en) | Method of fabrication of devices with different operating characteristics through a single selective epitaxial growth process | |
| JPS6148789B2 (ja) | ||
| JP2005033199A (ja) | パワーＩＧＢＴ（ＩｎｓｕｌａｔｅｄＧａｔｅＢｉｐｏｌａｒＴｒａｎｓｉｓｔｏｒ：集積ゲートバイポーラトランジスター）デバイスを有するモノリシリック集積抵抗構造 | |
| JPS62185380A (ja) | 可変容量装置 | |
| JPS59168663A (ja) | 半導体集積回路 |