JPS62226259A - デ−タ中断装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の技術分野） 本発明は多量の情報の受は渡しを高速に行なう中継装置
に関し、特に計算機の出力情報に基づいて各種処理を行
なう装置（例えばパターン欠陥検査装置等）への情報の
中継装置に関する。

（発明の背景） 従来、この種の中継装置としてＦＩＦＯ（ファーストイ
ン・ファーストアウト）と呼ばれるＩＣパッケージが知
られている。このパッケージ１つの情報蓄積容量は極め
て少なく、計算機のＤＭＡ（ダイレクト・メモリ・アク
セス）方式による１回の出力情報量を吸収するには極め
て多数のパッケージを必要とし、コスト高になるという
欠点があった。特に磁気テープ、磁気ディスク等に記録
された多量の設計データに基づいて、半導体素子製造用
のマスクやレチクルに描かれたパターンに欠陥があるか
ないかを、パターン撮像情報と比較検査する場合、パタ
ーン撮像情報の入力（取り込み）は極めて高速であるの
に対して、計算機が設計データを磁気ディスクから読み
込み、欠陥検査装置に転送する時間はそれに追従するほ
ど高速ではない。通常、計算機が多量のデータを高速に
送出する場合は、ＤＭＡ　（ダイレクト・メモリ・アク
セス）方式を採用している。このＤＭＡ方式の転送も通
常１回の転送量は限られているものの、ＦＩＦＯによっ
てその転送量を吸収するためには極めて多量のパッケー
ジを必要とする。さらに装置固有のオーバヘッド時間（
データ転送の際の準備時間等）のため効率のよい転送が
できないといった欠点もあった。

（発明の目的） 本発明は、計算機及びそれからのデータを利用するＷｉ
の固有のオーバヘッド時間（データ送出、受入れのため
の準備時間）を吸収し、極めて高速にデータ転送を行な
う中継装置を得ることを目的とする。

（発明の概要） 本発明は、デジタル計算機（１１）がＤＭＡ方式により
１度に送出し得る出力データを格納できる容量の少なく
とも２つの記憶回路（メモリ回路３Ａ、３Ｂ）と、この
２つの記憶回路のうちいずれか一方を計算機と接続し、
他方の記憶回路を処理装置（パターン欠陥検査装置１３
）と接続するように切替える切替回路（データ・バス・
コントローラ回路２）と、一方の記憶回路に格納された
データの処理装置への送出と、他方の記憶回路への計算
機からのデータ送出とが完了した後に、切替回路を作動
させる制御回路（スイッチ・コントローラ回路５）とを
設けることを技術的要点としている。

（実　施　例） 第１図は本発明の実施例による中継装置の概略的な構成
を示すブロック図、第２図は本実施例の中継装置をパタ
ーン欠陥検査装置のために使った例を示すブロック図で
ある。第２図に示したブロック図において、磁気ディス
ク装置１０には欠陥検査すべきレチクルやマスクのパタ
ーンの設計データが記憶されている。ミニコンピユータ
等の計算機１１は磁気ディスク装Ｗ１０からの設計デー
タを読み込み、ＤＭＡ　（ダイレクト・メモリ・アクセ
ス）方式により本発明の中継装置１２を介して欠陥検査
装置１３に出力する。欠陥検査装置１３には検査すべき
レチクルＲを載置して２次元的に移動するＸＹステージ
１４と、対物レンズ１５を介してレチクルＲ上の局所的
な領域内のパターンの像を拡大して撮像するラインセン
サー１６と、そのラインセンサー１６からの画像信号を
入力して所定のデジタルイメージ情報に変換するととも
に、ＸＹステージ１４の移動を制御する制御回路１７と
、中継装置１２からの設計データを入力して、撮像して
いるレチクルＲ上の領域内のパターンに対応した設計上
のデジタルイメージ情報に変換するパターン処理回路１
８と、撮像したサンプルイメージ情報と設計上のレファ
レンスイメージ情報とを同期させて比較し、レチクルＲ
上のパターン中の欠陥部分を検出する比較回路１９とか
ら構成される。検査の際、ＸＹステージ１４は、第３図
に示すようにレチクルＲとラインセンサー１６とが相対
的に走査される如く移動して、レチクルＲ上の全てのパ
ターンを描像する。このとき計算ａｌｌは、中継装置１
２を介して第４図に示すようにｎｘｍ個に同一の大きさ
でブロック化されたレチクルＲ上の領域Ｒａ　（１，１
）、Ｒｂ（２，１）−一一一一・の夫々に対応した設計
データを、走査の順序に従って順次パターン処理回路１
８に出力する。

設計データによるレチクルＲのパターン表現は、通常８
〜１６バイト単位の１つの矩形または台形等の図形とし
て表われ、これら図形が複数集まっ装置（例えば電子線
露光装置）に適合するような座標表現を採っているため
、欠陥検査装置１３では直接その座標表現を扱うことが
できない。そこで第４図に示したブロック単位を１つの
座標系とする様に、計算機のソフトウェアであらかじめ
設計データの編集（座標変換）を行ない、ブロック毎の
設計データにした後、磁気ディスク装置１０に格納して
おくものとする。以上のように編集された設計データは
パターンの粗密に応じてブロック毎に密度が異なり、Ｏ
〜数にバイトの範囲になる。

ここで本発明による中継装置１３を用いなかった場合の
処理時間について述べる。ただし計算機１１のＤＭＡ方
式による１回のデータ転送容量は６４にバイトとする。

最初のブロック内のイメージを作り上げるため、計算機
１１は磁気ディスク装置ＩＯの読み取りヘッドの位置づ
けを行ない、その１ブロック分のデータを読み込み、そ
の後パターン処理回路１８にデータを送る。処理回路１
８は送られてきた設計データ（１ブロック分）の１つ１
つを処理して、電気的なイメージ情報に変換する。そし
て次のブロックに関する設計データを読み込むために、
計算機１１は磁気ディスクの読み取りヘッドの位置付け
を行なう。以下同様に処理回路１８はイメージ情報への
変換を行なう。

この場合、計算機１１のＤＭＡの最大単位である６４に
バイトまで複数ブロック分のデータを一度に読み込んだ
ものとすると、総転送時間は磁気ディスクのヘッドの位
置付は時間、ＤＭＡ転送オーバヘッド時間、及びＤＭＡ
転送時間の合計となる。

一方、パターン処理回路１８については、各ブロック内
のパターンの設計データ量が可変であるため、ブロック
毎の処理時間は一定ではない。１つのブロックで許され
る最大処理時間からみたとき、それ以下の時間で済むブ
ロックの設計データ処理時間との差はオーバヘッド時間
（準備時間）とみることができる。

本実施例では、第１図に概略的に示すようなデータ中継
装置１３を設け、磁気ディスク装置１０には検査すべき
ブロックの順に設計データを格納しておき、計算機１１
は常に１回のＤＭＡの転送容量、例えば６４にバイト分
を磁気ディスクより読み込み、それをＤＭＡ方式により
中継装置１３を介して処理回路１８に転送する。そして
、中継装置１３を設けることによって、６４にバイト単
位でＤＭＡ送出を行なう時間と処理回路１８での処理時
間とをオーバラップさせ、磁気ディスクのヘッド位置付
は時間とＤＭＡ転送オーバヘッド時間、及び処理回路１
８のオーバーヘッドを利用した高速かつスムーズなデー
タ転送を可能とする。

すなわち第１図に示すように、中継装置１２には６４に
バイトの２つのメモリ３Ａ、３Ｂが設けられ、計算機１
１からＤＭＡにより転送されてきた設計データをスイッ
チ回路２ａによってメモリ３Ａと３Ｂのいずれか一方に
格納（記憶）する。さらにメモリ３Ａと３Ｂのいずれか
一方に格納された設計データをスイッチ回路２゛によつ
て切替えて処理回路１８へ送出する。このとき、スイッ
チ回路２ａ、２ｂは計算機１１が一方のメモリ　（例え
ばメモリＡ）に６４にバイト分のデータを送出し終り、
かつ処理回路１８が他方のメモリ　（例えばメモリＢ）
から６４にバイト分のデータの読み込みを完了した時点
で、接続すべきメモリをスイッチするように制御される
。また磁気ディスク装置１０からの設計データの読み込
みは最大６４にバイトまでであるため、丁度ブロックで
区切られることは少なく、例えば第１図のようにブロッ
ク（５，１）の途中までの設計データで区切られること
が多い。

次に中′ｍ装置１２の具体的な回路構成について第５図
及び第６図を参照して説明する。第５図において中継装
置１２内には、計算機１１との電気的な整合を取るため
のＣＰＵインターフェイス回路１と、設計データの流れ
を切り替えるスイッチ回路２ａ、２ｂとしてのデータ・
バス・コントローラ（以下パスコンと呼ぶ）回路２と、
６４にバイト容量の同一構成の２つのメモリ回路３Ａ１
３Ｂと、各メモリに対してアクセスのためのアドレスを
発生する同一構成の２つのアドレス・ジェネレータ回路
４Ａ、４Ｂと、インターフェイス回路１を介した計算機
１１との制御情報のやり取り、メモリ回路３Ａ、３Ｂ、
アドレス・ジェネレータ回路４Ａ、４Ｂの制御、パスコ
ン回路２のスイッチ制御、及び処理回路１８（欠陥検査
装置１３）との制御情報のやり取り等を行なうスイッチ
・コントローラ回路５とが設けられている。インターフ
ェイス回路１は計算機１１から１６ビツトの設計データ
を入力するための入力線ＰＤＩと、メモリに記憶された
設計データをチェック等のために計算機１１に出力する
ための出力線ＰＤＯと、入力線ＰＤＩに設計データが送
出されたことを知るための１ピントのデバイスコマンド
線ＤＣと、次の設計データの送出を計算機１１に要求す
るための１ビツトのデバイスフラグ線ＤＦと、計算機１
１の状態や中継装置１２に対する指令を受は取るための
４ビツトのコントロール線ＣＮＴと、中継装置１２の状
態を計算機１１に知らせるための４ビツトのステータス
ｖＡｓＴｓとを備えている。各線のうち、入力４９ＰＤ
Ｉと出力線ＰＤＯはパスコン回路２に接続され、デバイ
スコマンド線ＤＣ。

デバイスフラグ線ＤＦ、コントロール線ＣＮＴ。

ステータス線ＳＴＳは電気的な整合性を計ってバンク・
コントローラ回路５に接続される。またパスコン回路２
は、入力線ＰＤＩからの設計データをメモリ３Ａへの書
き込みデータＰＩＡとするか、メモリ３Ｂへの書き込み
データＰＩＢとするかの切り替え、メモリ３Ａからの読
み出しデータＰＯＡを処理回路１８への出力ｉＢＭＤに
発生させるか、メモリ３Ｂからの読み出しデータＰＯＢ
を出力線ＢＭＤに発生させるかの切り替えを、スイッチ
・コントローラ回路５からの切替信号ＯＰＳに応答して
行なう。スイッチコントローラ回路５は、。

アドレスジェネレータ回路４Ａ、４Ｂの夫々に対して、
アドレス値をインクリメントするためのカウントアツプ
信号ＣＵ　（１ビツト）と、アドレス値を強制的に零に
するためのクリア信号ＣＬとを発生するとともに、アド
レス値が最大になったことを表わすフルカウント信号Ｆ
Ｃを入力する。アドレスジェネレータ回路４Ａ、４Ｂは
１６ビツトのアップカウンタであり、そのうち下位の１
４ビツトをメモリチップ内のアドレス信号ＡＤＲとして
発生し、上位の２ビツトをメモリのチップセレクト信号
Ｃ８として発生している。従ってメモリ回路３Ａ、３Ｂ
の夫々に対する全体的なアドレス値はアドレス信号ＡＤ
Ｒとチップセレクト信号Ｃ８との両者によって決まる。

またスイッチ・コントローラ５からはメモリへのデータ
書き込みを可能とするためのライト・イネーブル信号Ｗ
Ｅがメモリ回路３Ａ、３Ｂに与えられる。このライト・
イネーブル信号ＷＥはメモリ回路３Ａと３Ｂのいずれか
一方に与えられるもので、通常の動作中は同時に与えら
れることはない。さらにスイッチ・コントローラ回路５
は処理回路１８にアウトプットレディの信号ＲＤＹ　（
１ビツト）を発生し、設計データの送出が可能なことを
処理回路１８に知らせる。また処理回路１８からは、読
み出しのために選ばれているメモリ回路のアドレスジェ
ネレータ回路に対するカウントアツプ信号ＣＵ　（１ビ
ツト）と、この中継装置１２を初期状態にリセットする
ためのリセット信号Ｒ３Ｔとがスイッチ・コントローラ
回路５に入力する。

尚、第５図においてパスコン回路２は出力線ＢＭＤ（１
６ビツト）を除き、インターフェイス回路１　（計算機
１１）との入出力（ＰＤＩ、ＰＤＯ）とメモリ回路３Ａ
、３Ｂとの入出力（ＰＩＡ、、ＰＯＡ及びＰＩＢ、ＰＯ
Ｂ）とは双方向バス（１６とッ日で結合している。また
コントロール線ＣＮＴのうち、１本はり一ド／ライト信
号、１本はリセット信号、１本はリセット時の初期状態
そのものを切り替える。スイッチ４３号である。

さて第６図はスイッチ・コントローラ回路５内の主要部
分の回路接続を示すブロック図である。

第６図ではパスコン回路２の切り替え動作を制御する部
分のみを示しである。同図中、ＦＣＡはアドレスジェネ
レータ回路４Ａからのフルカウント信号（Ｆ　Ｃ”）を
表わし、ＰＣＢはアドレスジェネレータ回路４Ｂからの
フルカウント信号（Ｆ　Ｃ）を表わす。またＣＵＡはア
ドレスジェネレータ４Ａへのカウントアツプ信号（ＣＵ
）を表わし、ＣＵＢはアドレスジェネレータ４Ｂへのカ
ウントアツプ信号（ＣＵ）を表わす。さらにＷＥＡはメ
モリ回路３Ａへのライトイネーブル信号（ＷＥ）を表わ
し、ＷＥＢはメモリ回路３Ｂへのライトイネーブル信号
を表わす。さて、そのフルカウント信号ＦＣＡはフリッ
プ・フロップ（Ｆ−Ｆ）５０に入力し、フルカウント信
号ＦＣＢはフリップ・フロップ（Ｆ−Ｆ）５１に入力し
、両Ｆ−Ｆ５０．５１の出力信号はアンドゲート５２に
入力する。

アンドゲート５２の出力信号はアドレスジェネレータ回
路４Ａ、４Ｂに対するクリア信号（バルス）ＣＬとして
使われる。フリップ・フロップ（Ｆ−Ｆ）５３はクリア
信号ＣＬの発生のたびに出力の論理値を反転させるタイ
プ（例えばＤ−Ｆ・Ｆ）で構成され、その出力信号が切
替信号ＯＰＳとライトイネーブル信号ＷＥＡ、ＷＥＢと
に使われる。ライトイネーブル信号ＷＥＡとＷＥＢとは
インバータ５４により互いに逆の論理値をとる。

るとどもに、アンドゲート５２の出力信号を入力して一
定時間その信号を遅延させるタイマー５５の出力信号（
パルス）に応答してリセットされる。

さらにスイッチ回路５６はＦ−Ｆ１ａの出力信号の論理
値に応じて、計算機１１からのデバイスコマンドＤＣ（
パルス）に応ｓｅた信号ＤＣ’　　（デバイスフラグＤ
Ｆと同一）をカウントアツプ信号ＣＵＡとして出力し、
処理回路１８からのカウントアツプ信号ＣＵ（パルス）
を信号ＣＵＢとして出力する第１の状態と、その逆に信
号ＤＣ’を信号ＣＵＢとして出力し、カウントアツプ信
号ＣＵを信号ＣＵＡとして出力する第２の状態とのいず
れか一方の状態に切替えることを基本的な動作としてい
る。

さらにスイッチコントローラ５内には、デバイスコマン
ドＤＣを受けて出力の論理値をセントするフリップ・フ
ロップ（Ｆ−Ｆ）５７と、上記フルカウント信号ＦＣＡ
とＰＣＢのいずれが一方、具体的には計算機１１と結合
しているメモリ回路のアドレスジェネレータ回路からの
フルカウント信号に応答したステータス信号ＦＣ３と、
Ｆ−Ｆ５７の出力信号とを人力するアンドゲート５８と
、このアンドゲート５８の出力論理値の変化に応答して
１パルスを発生するパルス発生器５９とが設けられてい
る。このパルス発生器５９からの出力信号がデバイスフ
ラグＤＦとなって計算機」１に返されるとともに、Ｆ−
Ｆ５７をリセットする。

またスイッチコントローラ５には図示はしないが、アウ
トプットレディー信号ＲＤＹを発生する回路と、ステー
タスＳＴＳを送出する回路等が含まれている。そしてこ
の中継装置１２はコントロール線ＣＮＴによって計算機
１１から与えられるリセット信号、又は処理回路１８か
ら与えられるリセット信号Ｒ３Ｔのどちらによっても初
期状態へのリセットがかかり、初期状態では通常メモリ
回路３Ａが書き込み（ライト）モードで、メモリ回路３
Ｂが読み出しくリード）モードに定められている。そし
てその状態（ライト側とリード側のメモリ設定）を切替
えるのがコントロール線ＣＮＴを介して計算機１１から
与えられるスイッチ信号である。尚、その初期状態では
、メモリ回路３Ｂが処理回路１８と結合されているもの
の読み出し動作の必要はないので、スイッチコントロー
ラ５はＦ−Ｆ５１へ擬似的なフルカウント信号ＰＣＢを
加えて、Ｆ−Ｆ５１をセットしておく。

次に本実施例の動作を説明する。第５図の装置へのリセ
ットは、計算機１１、欠陥検査装置１３のいずれからも
行なうことができるが、ここでは計算機１１から行なっ
たものとする。リセットがかけられると、スイッチコン
トローラ回路５は第６図に示した回路を初期状態に定め
るべく切替信号ｏｐｓ、ライトイネーブル信号ＷＥＡを
「Ｉ（」にするとともに、クリア信号（パルス）ＣＬを
発生させる。これによってアドレスジェネレータ回路４
Ａ、４Ｂが出力しているアドレス値はともに零になり、
メモリ回路３Ａがライトモード、メモリ回路３Ｂがリー
ドモードになり、さらに計算機１１からの設計データが
インターフェイス回路１を介してメモリ回路３Ａに入力
し、メモリ回路３Ｂ内に記憶されたデータが出力線ＢＭ
Ｄを介して処理回路１８に出力するようにパスコン回路
２の状態が決定される。またスイッチコントローラ回路
５はアウトプットレディー信号ＲＤＹをｒＬＪにしてお
（。処理回路１８は信号ＲＤＹがｒＨＪのときだけ出力
線ＢＭＤを介して設計データを読み込むように制御され
ている。さらにスイッチ回路５６は初期状態のときのみ
、信号ＤＣ’　　（ＤＦ）がカウントアツプ信号ＣＵＡ
として現われるように設定される。

さてリセットが完了すると、計算機１１はステータス線
ＳＴＳの論理値を読み込み、回路の状態を知った後、イ
ンターフェイス回路１の入力線ＰＤＩに設計データ（１
６ビント）を出力し、デバイスコマンド線ＤＣにパルス
を出力する。設計データはパスコン回路２を介してメモ
リ回Ｂ３Ａの０番地に格納される。このときデバイスコ
マンドＤＣに応答してＦ−Ｆ５７がセットされ、ステー
タス信号ＦＣ３（この場合ＦＣＡ）はフルカウントでは
ないので、パルス発生器５９が１パルスを発生し、デバ
イスフラグＤＦとしてパルスを出力するとともにＦ−Ｆ
５７をリセットする。これによってカウントアツプ信号
ＣＵＡが発生し、アドレスジェネレータ回路４Ａにより
指定される番地は１つだけ更新される。一方、デバイス
フラグＤＦを受は取、った計算機１１は、次の設計デー
タを人力線ＰＤＩに出力し、デバイスコマンドＤＣを発
生する。この様に計算機１１は２線ハンドシエイクを行
ないながら、メモリ回路３Ａに順次設計データを書き込
んでいく。

メモリ回路３Ａに６４にバイト分の設計データが格納さ
れると、アドレスジェネレータ回路４Ａはフルカウント
信号ＦＣＡを発生する。このためアンドゲート５２から
クリア信号ＣＬ（パルス）が発生し、アドレスジェネレ
ータ回路４Ａのアドレス値は零になるとともに、ステー
タス信号ＦＣ８も変化するからアンドゲート５８が閉じ
られ、次にステータス信号ＦＣ３が変化するまで計算機
１１はデータの送出を中止する。これと同時に、Ｆ−Ｆ
１ａが反転するので、切替信号ｏｐｓ、ライトイネーブ
ル信号ＷＥＡ、ＷＥＢが反転するとともに、スイッチ回
路５６が切り替えられ、デバイスコマンドＤＣがカウン
トアツプ信号ＣＵＢとして発生し、処理回路１８からの
カウントアツプ信号ＣＵがカウントアツプ信号ＣＵＡと
して発生するように設定される。以上までで初期状態が
終了し、スイッチコントローラ回路５はアウトプットレ
ディー信号ＲＤＹを「Ｈ」にして、処理回路１８へ設計
データの送出が可能なことを知らせ、ステータス信号Ｆ
Ｃ５はフルカウント信号ＦＣＢ側に切替えられる。

処理回路１８は、出力線ＢＭＤを介してメモリ回路３Ａ
のＯ番地から設計データを読み込み、カウントアツプ信
号ＣＵを発生する。これによってメモリ回路３Ａの次の
番地がアクセスされるから、処理回路１８は順次同様に
設計データを読み込んでいく。一方、計算機１１はメモ
リ回路３Ｂに順次設計データを古き込んでいく。こうし
てメモリ回路３Ａの６４にバイト分の設計データの読み
出しが完了すると、フルカウント信号ＦＣＡに応答して
アウトプットレディー信号ＲＤＹはｒＬＪになる。この
ときメモリ回路３Ｂへの新たな設計データの書き込みが
完了していれば、Ｆ−Ｆ５１の出力は「■１」になって
いるので、信号ＦＣＡが発生した時点でクリア信号ＣＬ
が発生して、回路は初期状態と同様の状態に切り替わる
。もちろん信号ＦＣＡとＰＣＢの発生順序が逆のときも
同様に切り替わる。ただしスイッチ回路５６はデバイス
コマンドＤＣを信号ＣＵＡとして出力し、処理回路１８
からのカウントアツプ信号ＣＵを信号ＣＵＢとして出力
するように設定される。こうしてメモリ回路３Ｂが読み
出し可能になった時点でアウトプットレディー信号はｒ
ＨＪになり、処理回路１８はメモリ回路３ＢのＯ番地か
ら順次設計データを読み込み、計算ａｌｌはメモリ回路
３ＡのＯ番地から順次設計データを書き込んでいく。尚
、メモリ回路３Ａと３Ｂの切り替えの間は、設計データ
の書き込み（計算ａｌｌからの送出）を禁止する必要が
あるので、スイッチコントローラ回路５はステータス線
ＳＴＳにその旨を知らせる信号を発生させる。

（発明の効果） 以上のように本発明によれば、計算機の１回のＤＭＡ転
送のオーバヘッド時間（準備時間）及びその転送情報を
入力して処理する装置のオーバヘッド時間を極めて効率
よく吸収するため、高速転送という利点があるのみなら
ず、計算機が磁気ディスク等の外部記憶装置から転送情
報を吸い上げている場合は、計算機の外部記憶装置に対
する専有率が減少でき、計算機の他の処理に対する外部
記憶装置の開放といった効果も期待できる。

【図面の簡単な説明】

第１図は本発明の実施例によるデータ中継装置の概略的
な構成を示すブロック図、第２図は中継装置を用い７．
パターン欠陥検査装置の概略的な構成を示すブロック図
、第３図はレチクルのパターンの撮像のための走査を模
式的に示す図、第４図はレチクル上の検査領域のブロッ
ク化を説明する図、第５図は中継装置の具体的な回路ブ
ロック図、第６図はスイッチ・コントローラ回路の主要
部分の回路ブロック図である。 〔主要部分の符号の説明〕 １−　インターフェイス回路 ２　・−データ・バス・コントローラ回路３Ａ、３Ｂ−
・−メモリ回路

Claims (1)

【特許請求の範囲】
1. デジタル計算機と、その出力データを利用する処置装置
   との間に接続された中継装置において、前記デジタル計
   算機がＤＭＡ（ダイレクト・メモリ・アクセス）方式に
   より１度に送出し得る出力データを格納できる容量を持
   つ少なくとも２つの記憶回路と；該２つの記憶回路のう
   ちいずれか一方を前記計算機と接続するように切替える
   とともに、他方の記憶回路を前記処理装置に接続するよ
   うに切替える切替回路と；前記一方の記憶回路に格納さ
   れた前記出力データの前記処理装置への送出と、前記他
   方の記憶回路への前記計算機からの出力データの送出と
   が完了した後に前記切替回路を作動させる制御回路とを
   備えたことを特徴とするデータ中継装置。