JPS6222292A - メモリ回路 - Google Patents
メモリ回路Info
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- JPS6222292A JPS6222292A JP60159874A JP15987485A JPS6222292A JP S6222292 A JPS6222292 A JP S6222292A JP 60159874 A JP60159874 A JP 60159874A JP 15987485 A JP15987485 A JP 15987485A JP S6222292 A JPS6222292 A JP S6222292A
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- data
- data bus
- circuit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
読み出しデータを検出するためのヒステリシス型差動増
幅回路を備えたメモリ回路であって、クロックにより放
電して両データバス線を所定の同一電圧レベルにし、こ
れによりデータ読み出し前に該増幅回路を活性状態に設
定して高速の読み出しを可能とする。
幅回路を備えたメモリ回路であって、クロックにより放
電して両データバス線を所定の同一電圧レベルにし、こ
れによりデータ読み出し前に該増幅回路を活性状態に設
定して高速の読み出しを可能とする。
本３？ｊｊｌは、メモリ回路、特にデータ読み出しの高
速化を可能にするメモリ回路に関する。
速化を可能にするメモリ回路に関する。
セルから読み出したデータによるデータバス線（ＤＢ、
ＤＢ）上の差電圧を検出する従来の方式の１つとして、
通常の差動増幅器を用いるものがある。しかし通常の差
動増幅器の増幅率はさほど大きくないので、微小のデー
タバス線上の入力差電圧を必要な大きさに増幅するため
にはさらに数段の差動増幅器を通さねばならず、読み出
し時間が長いという問題点があった。
ＤＢ）上の差電圧を検出する従来の方式の１つとして、
通常の差動増幅器を用いるものがある。しかし通常の差
動増幅器の増幅率はさほど大きくないので、微小のデー
タバス線上の入力差電圧を必要な大きさに増幅するため
にはさらに数段の差動増幅器を通さねばならず、読み出
し時間が長いという問題点があった。
そこでこれを解決するものとして、ヒステリシス型の差
動増幅器を用いる方式がある。この方式によれば、増幅
率が非常に大きいので、１段の増幅器で十分な増幅が可
１艶である。
動増幅器を用いる方式がある。この方式によれば、増幅
率が非常に大きいので、１段の増幅器で十分な増幅が可
１艶である。
しかしヒステリシス型差動増幅器の場合、その特質とし
てヒステリシス特性、すなわち低レベルから高レベルに
移行する場合の入力閾値電圧は高レベル側にずれ、一方
晶レベルから低レベルに移行する場合の入力閾値電圧は
低レベル側にずれる特性を有するので、通常の差動増幅
器に比較して検出開始差電圧が大きく、従って差電圧を
を検出するまでの時間が長い、すなわち検出後は極めて
高増幅率で増幅する利点を有するが、検出を開始するま
でに時間が長くかかり、結局高速の読み出しができない
という問題があった。
てヒステリシス特性、すなわち低レベルから高レベルに
移行する場合の入力閾値電圧は高レベル側にずれ、一方
晶レベルから低レベルに移行する場合の入力閾値電圧は
低レベル側にずれる特性を有するので、通常の差動増幅
器に比較して検出開始差電圧が大きく、従って差電圧を
を検出するまでの時間が長い、すなわち検出後は極めて
高増幅率で増幅する利点を有するが、検出を開始するま
でに時間が長くかかり、結局高速の読み出しができない
という問題があった。
本発明はかかる従来例の問題点に鑑みて創作されたもの
であり、データの読み出しの高速化を可能とするヒステ
リシス型差動増幅器を備えたメモリ回路の提供を目的と
する。
であり、データの読み出しの高速化を可能とするヒステ
リシス型差動増幅器を備えたメモリ回路の提供を目的と
する。
本発明に係るメモリ回路の構成は、セルから読み出した
データによってデータバス線（ＤＢ。
データによってデータバス線（ＤＢ。
Ｉ）Ｂ）間に生ずる差電圧を検出し、かつ増幅して出力
するヒステリシス型の差動増幅器を備えたメモリ回路に
おいて、任意のアドレス信号の変化に同期してアドレス
クロックを発生させる回路と。
するヒステリシス型の差動増幅器を備えたメモリ回路に
おいて、任意のアドレス信号の変化に同期してアドレス
クロックを発生させる回路と。
前記アドレスクロックが入力している期間、前記データ
バス線（Ｉ）Ｂ、ＤＢ）間を短絡する回路と、前記アド
レスクロー２りが入力している期間、データバス線（Ｄ
Ｂ 、ＤＢ）のそれぞれを放電する回路とを有し、任意
のアドレス信号が変化したときには、前記アドレスクロ
ックによりデータバス線（ＤＢ 、ＤＢ）間を短絡しつ
つ放電して所定の電圧レベルに高速に設定しておき、該
ヒステリシス型差動増幅器が前記アドレスクロックの入
力の終了後、直ちに読み出しデータの差電圧の検出を行
うことをＩＩＩＴ濠にすることを特徴とする。
バス線（Ｉ）Ｂ、ＤＢ）間を短絡する回路と、前記アド
レスクロー２りが入力している期間、データバス線（Ｄ
Ｂ 、ＤＢ）のそれぞれを放電する回路とを有し、任意
のアドレス信号が変化したときには、前記アドレスクロ
ックによりデータバス線（ＤＢ 、ＤＢ）間を短絡しつ
つ放電して所定の電圧レベルに高速に設定しておき、該
ヒステリシス型差動増幅器が前記アドレスクロックの入
力の終了後、直ちに読み出しデータの差電圧の検出を行
うことをＩＩＩＴ濠にすることを特徴とする。
次に図を参照しながら本発明の実施例について説明する
。第１図は本発明の実施例に係るメモリ回路の回路図で
ある。
。第１図は本発明の実施例に係るメモリ回路の回路図で
ある。
図においてＱＢｌ、ＱＢ２．ＱＢ７．ＱＢ８はピント線
負荷用ＮチャンネルＭＯ３）ランジスタであり、ｌはセ
ルで負荷抵抗Ｒ１とＲ２、駆動用ＮチャンネルＭＯ３）
ランジスタＱＢ５．。
負荷用ＮチャンネルＭＯ３）ランジスタであり、ｌはセ
ルで負荷抵抗Ｒ１とＲ２、駆動用ＮチャンネルＭＯ３）
ランジスタＱＢ５．。
ＱＢ６および読み出し／書き込み用ＮチャンネルＭＯＳ
トランジスタＱＢ３．ＱＢ４とにより構成されている。
トランジスタＱＢ３．ＱＢ４とにより構成されている。
Ｘ ｏ ” Ｘ ｎ−ｌ はワード線、ＹＱ 〜Ｙｎ
−１はビット線選択用線であり、ＱＢ９〜ＱＢ ｌ ２
はビット線選択用トランジスタである。
−１はビット線選択用線であり、ＱＢ９〜ＱＢ ｌ ２
はビット線選択用トランジスタである。
また２、３はデータバス線（ＤＢ）、（−６−「）であ
る。
る。
５は後述するアドレスクロックＣＰの反転クロックＣＰ
が入力している間、データバス線（ＤＢ）３を低レベル
側に放電する回路で、ＮチャンネルＭＯＳトランジスタ
ＱＢ ｌ ６よ’Ｊｔす、また６は同様に７トレスクロ
ツクの反転クロックのが入力している間、データバス線
（ＤＢ）２を放電する回路で、ＮチャンネルＭＯＳトラ
ンジスタＱＢ ｌ ７よりなっている。また４はアドレ
スクロー、りＣＰが入力している間、対をなすデータバ
ス線２，３を短絡する回路で、ＰチャンネルＭＯ３）ラ
ンジスタＱＢ １５よりなっている。なおＰチャンネル
ＭＯＳトランジスタは図において白丸印を付してＮチャ
ンネルＭＯＳトランジスタと区別している。
が入力している間、データバス線（ＤＢ）３を低レベル
側に放電する回路で、ＮチャンネルＭＯＳトランジスタ
ＱＢ ｌ ６よ’Ｊｔす、また６は同様に７トレスクロ
ツクの反転クロックのが入力している間、データバス線
（ＤＢ）２を放電する回路で、ＮチャンネルＭＯＳトラ
ンジスタＱＢ ｌ ７よりなっている。また４はアドレ
スクロー、りＣＰが入力している間、対をなすデータバ
ス線２，３を短絡する回路で、ＰチャンネルＭＯ３）ラ
ンジスタＱＢ １５よりなっている。なおＰチャンネル
ＭＯＳトランジスタは図において白丸印を付してＮチャ
ンネルＭＯＳトランジスタと区別している。
また７はデータバス線２，３を２人力とし、Ｓ９丁を出
力とするヒステリシス型差動増幅器であり、負荷抵抗Ｒ
ＬＩ〜’ＲＬ ４およびＮチャンネルＭＯＳトランジス
タＱ１８〜Ｑ２３によりなっている。
力とするヒステリシス型差動増幅器であり、負荷抵抗Ｒ
ＬＩ〜’ＲＬ ４およびＮチャンネルＭＯＳトランジス
タＱ１８〜Ｑ２３によりなっている。
次に第１図の本発明の実施例回路のセルからデータを読
み出す動作について、第２図に示す波形図を参照しなが
ら説明する。いま説明の便宜上、セルから新しいデータ
が読み出される前のデータ／ヘスｊｉ（ＤＢ）２の状態
を高レベル、データバス１（ＤＢ）３の状態を低レベル
とする。
み出す動作について、第２図に示す波形図を参照しなが
ら説明する。いま説明の便宜上、セルから新しいデータ
が読み出される前のデータ／ヘスｊｉ（ＤＢ）２の状態
を高レベル、データバス１（ＤＢ）３の状態を低レベル
とする。
かかる状態においてアドレス信号が変化すると、後述す
るアドレスクロック発生回路は任意のアドレス信号の変
化を検出してアドレスクロックＣＰおよびその反転クロ
ックσ１−を発生させる。
るアドレスクロック発生回路は任意のアドレス信号の変
化を検出してアドレスクロックＣＰおよびその反転クロ
ックσ１−を発生させる。
これによりＮチャンネルＭＯＳ）ランジスタＱＢ１６．
ＱＢ１７およびＰチャンネルＭＯ３）ランンスタＱＢ１
５がオンし、データバス線２゜３は短絡状態で急速に下
がり、アドレスクロックが終了するときにはデータバス
ＭＡ２．３は共に所定の同電圧レベルに設定される。こ
れによりヒステリシス型差動＃ｊＩＩ！！器７のＮチャ
ンネルＭＯＳ）ランジスタＱＢ１８〜２３が半ばオン状
態、すなわち活性状態にある。このようにヒステリシス
型差動増幅器７は入力に差電圧が生じていないときにお
いでも既に活性状ｉ島に入っている。
ＱＢ１７およびＰチャンネルＭＯ３）ランンスタＱＢ１
５がオンし、データバス線２゜３は短絡状態で急速に下
がり、アドレスクロックが終了するときにはデータバス
ＭＡ２．３は共に所定の同電圧レベルに設定される。こ
れによりヒステリシス型差動＃ｊＩＩ！！器７のＮチャ
ンネルＭＯＳ）ランジスタＱＢ１８〜２３が半ばオン状
態、すなわち活性状態にある。このようにヒステリシス
型差動増幅器７は入力に差電圧が生じていないときにお
いでも既に活性状ｉ島に入っている。
−・方、アドレスクロックが終了する時点では既にデコ
ーダ出力は確定している。従ってアドレスクロックの終
了によりＰチャノネルＭＯＳトランジスタＱＢ ｌ ５
、 ＮチャンネルＭＯＳ）ランジスタＱＢ１６，１７
がオフしてヒステリシス型差動増輻湿７の人力に読み出
しデータによる微少差電圧が現われると、既に活性状態
にあるヒステリシス型差動増幅器７の出力はこれにより
急速に反転する。
ーダ出力は確定している。従ってアドレスクロックの終
了によりＰチャノネルＭＯＳトランジスタＱＢ ｌ ５
、 ＮチャンネルＭＯＳ）ランジスタＱＢ１６，１７
がオフしてヒステリシス型差動増輻湿７の人力に読み出
しデータによる微少差電圧が現われると、既に活性状態
にあるヒステリシス型差動増幅器７の出力はこれにより
急速に反転する。
このように本発明の実施例回路によれば、高速のアドレ
スクロックを利用して予めデータバス間の電圧差を無く
するとともに、ヒステリシス型差動増幅器を活性化状態
に設定しておくので、読み出しデータによりデータバス
間に差電圧が生じたときには直ちに検出することができ
、従ってデータ読み出しの大幅な高速化が可ｆｆｆｉと
なる。
スクロックを利用して予めデータバス間の電圧差を無く
するとともに、ヒステリシス型差動増幅器を活性化状態
に設定しておくので、読み出しデータによりデータバス
間に差電圧が生じたときには直ちに検出することができ
、従ってデータ読み出しの大幅な高速化が可ｆｆｆｉと
なる。
次に本発明の実施例に係るアドレスクロック発生回路に
ついて説明する。第３図はアドレス遷移検出回路および
アドレスクロー２り発生回路の回路図であり、第１図と
同様に白丸印を付しているトランジスタはＰチャンネル
ＭＯＳトランジスタを表わしており、無印のトランジス
タはＮチャンネルＭＯＳ）ランジスタを表わしている。
ついて説明する。第３図はアドレス遷移検出回路および
アドレスクロー２り発生回路の回路図であり、第１図と
同様に白丸印を付しているトランジスタはＰチャンネル
ＭＯＳトランジスタを表わしており、無印のトランジス
タはＮチャンネルＭＯＳ）ランジスタを表わしている。
図において８はアドレス遷移検出回路、９はアドレスク
ロック発生回路である。
ロック発生回路である。
次に第４図の波形図を参照しながら第３図の回路の動作
について説明する。第４図のＮ１〜Ｎ５は各ノードを示
しており、ＣＰはアドレスクロック、ＣＰはアドレスク
ロックＣＰの反転クロックを示している。
について説明する。第４図のＮ１〜Ｎ５は各ノードを示
しており、ＣＰはアドレスクロック、ＣＰはアドレスク
ロックＣＰの反転クロックを示している。
まずアドレス信号ＡＯが低レベルから高レベルに変化し
たとする。インバータ回路（ＰチャンネルＭＯ３）ラン
ジスタＱＡ３とＮチャンネルＭＯＳトランジスタＱＡ４
よりなる。）の出力Ｎ１はＭＯＳ抵抗（ＰチャンネルＭ
ｏｓトランジスタＱＡＩとＮチャンネルＭＯＳトランジ
スタＱＡ２よりなる。）によって遅延するので一定時間
の後、高レベルから低レベルに変化する。ところでＮチ
ャンネルＭＯＳトランジスタＱＡ５のゲートにはアドレ
ス信号ＡＧが直接入力している。従ってＮチャンネルＭ
ＯＳ）ランジスタＱＡ５はこの遅延時間をパルス幅とす
るパルスを出力する。
たとする。インバータ回路（ＰチャンネルＭＯ３）ラン
ジスタＱＡ３とＮチャンネルＭＯＳトランジスタＱＡ４
よりなる。）の出力Ｎ１はＭＯＳ抵抗（ＰチャンネルＭ
ｏｓトランジスタＱＡＩとＮチャンネルＭＯＳトランジ
スタＱＡ２よりなる。）によって遅延するので一定時間
の後、高レベルから低レベルに変化する。ところでＮチ
ャンネルＭＯＳトランジスタＱＡ５のゲートにはアドレ
ス信号ＡＧが直接入力している。従ってＮチャンネルＭ
ＯＳ）ランジスタＱＡ５はこの遅延時間をパルス幅とす
るパルスを出力する。
一方、同時にアドレスｃ号肩は高レベルから低レベルに
変化するが、インバータ回路（ＰチャンネルＭＯ３）ラ
ンジスタＱＡ８とＮチャンネルＭＯＳトランジスタＱＡ
９よりなる）の出力Ｎ２はＭＯＳ抵抗（ＰチャンネルＭ
Ｏ５）ランジスタＱＡ６とＮチャンネルＭＯＳ）ランジ
スタＱＡ７よりなる）により遅延して高レベルから低レ
ベルに変化する。ところでＮチャンネルＭＯＳ）テンジ
スタＱＡＩＯのゲートにはアドレス信号Ａａが直接入力
している。従ってこの場合にはＮチャンネルＭＯＳ）ラ
ンジスタＱＡＩＯはパルスを出力しない、しかしＡＯが
高レベルから低レベルに変化するときにはＮチャンネル
ＭＯＳトランジスタＱＡ １０＠からパルスが出力され
る。即ちアドレス信号ＡＤが変化すると必ずＮ３にはパ
ルスが出力される。そしてこのパルスによりＮチャンネ
ルＭＯＳ）ランジスタＱＡＩＩがオンする。
変化するが、インバータ回路（ＰチャンネルＭＯ３）ラ
ンジスタＱＡ８とＮチャンネルＭＯＳトランジスタＱＡ
９よりなる）の出力Ｎ２はＭＯＳ抵抗（ＰチャンネルＭ
Ｏ５）ランジスタＱＡ６とＮチャンネルＭＯＳ）ランジ
スタＱＡ７よりなる）により遅延して高レベルから低レ
ベルに変化する。ところでＮチャンネルＭＯＳ）テンジ
スタＱＡＩＯのゲートにはアドレス信号Ａａが直接入力
している。従ってこの場合にはＮチャンネルＭＯＳ）ラ
ンジスタＱＡＩＯはパルスを出力しない、しかしＡＯが
高レベルから低レベルに変化するときにはＮチャンネル
ＭＯＳトランジスタＱＡ １０＠からパルスが出力され
る。即ちアドレス信号ＡＤが変化すると必ずＮ３にはパ
ルスが出力される。そしてこのパルスによりＮチャンネ
ルＭＯＳ）ランジスタＱＡＩＩがオンする。
その他のアドレス信号ＡＩ が変化したときも各アドレ
ス遷移検出回路８からは低レベルのパルスを出力するの
で、Ｎ４には各アドレス遷移検出回路８の出力パルスの
重なりとしての低レベルパルスが出力される。
ス遷移検出回路８からは低レベルのパルスを出力するの
で、Ｎ４には各アドレス遷移検出回路８の出力パルスの
重なりとしての低レベルパルスが出力される。
次にこのパルスは高レベルから低レベルに変化するとき
は４段のインバータ回路（１段目はＰチャンネルＭＯＳ
トランジスタＱＡ１５とＮチャンネルＭＯＳトランジス
タＱＡ１６よりなる。２段目はＰチャンネルＭＯＳトラ
ンジスタＱＡ ｌ ７とＮチャンネルＭＯＳトランジス
タＱＡ１８よりなる。３段目はＰチャンネルＭＯＳトラ
ンジスタＱＡ１９とＮチャンネルＭＯＳ）ランジスタＱ
Ａ２０よりなる。４段目はＰチャンネルＭＯＳトランジ
スタＱＡ２１とＮチャンネルＭＯＳ）ランジスタＱＡ２
１よりなる。）により波形整形されて出力される。一方
、この高レベルから低レベルへの変化はＰチャンネルＭ
ＯＳ）ランンスタＱＡ１２とＮチャンネルＭＯＳトラン
ジスタＱＡ１３よりなるイン／へ−タ回路によってＮ５
の出力となる。これによりＮチャンネルＭＯＳトランジ
スタＱＡ １４はＮ５の出力のケも上りの途中でオンし
て次段のインバータ回路（ＰチャンネルＭＯＳ）ランジ
スタＱＡ１７とＮチャンネルＭＯＳ）ランジスタＱＡ１
８よりなる。）の入力を低レベルにする。
は４段のインバータ回路（１段目はＰチャンネルＭＯＳ
トランジスタＱＡ１５とＮチャンネルＭＯＳトランジス
タＱＡ１６よりなる。２段目はＰチャンネルＭＯＳトラ
ンジスタＱＡ ｌ ７とＮチャンネルＭＯＳトランジス
タＱＡ１８よりなる。３段目はＰチャンネルＭＯＳトラ
ンジスタＱＡ１９とＮチャンネルＭＯＳ）ランジスタＱ
Ａ２０よりなる。４段目はＰチャンネルＭＯＳトランジ
スタＱＡ２１とＮチャンネルＭＯＳ）ランジスタＱＡ２
１よりなる。）により波形整形されて出力される。一方
、この高レベルから低レベルへの変化はＰチャンネルＭ
ＯＳ）ランンスタＱＡ１２とＮチャンネルＭＯＳトラン
ジスタＱＡ１３よりなるイン／へ−タ回路によってＮ５
の出力となる。これによりＮチャンネルＭＯＳトランジ
スタＱＡ １４はＮ５の出力のケも上りの途中でオンし
て次段のインバータ回路（ＰチャンネルＭＯＳ）ランジ
スタＱＡ１７とＮチャンネルＭＯＳ）ランジスタＱＡ１
８よりなる。）の入力を低レベルにする。
こうして最終段のインバータ回路の出力は高レベルから
低レベルに変化する。すなわち最終の出力としてのアド
レスクロックＣＰのパルス幅は出力Ｎ５の立ち上がり時
間やＮチャンネルＭＯＳトランジスタＱＡ１４の闇値電
圧により定まり、Ｎ４のパルス幅によらない、なおＮ４
の立ち１がり時にはＮチャンネルＭＯＳ）ランジスタＱ
Ａ１４がオフするので、このときはアドレスクロックＣ
Ｐは発生しない、またアドレスクロックＣＰの反転クロ
ックｎは３段目の出力から得ることができる。
低レベルに変化する。すなわち最終の出力としてのアド
レスクロックＣＰのパルス幅は出力Ｎ５の立ち上がり時
間やＮチャンネルＭＯＳトランジスタＱＡ１４の闇値電
圧により定まり、Ｎ４のパルス幅によらない、なおＮ４
の立ち１がり時にはＮチャンネルＭＯＳ）ランジスタＱ
Ａ１４がオフするので、このときはアドレスクロックＣ
Ｐは発生しない、またアドレスクロックＣＰの反転クロ
ックｎは３段目の出力から得ることができる。
以上説明したように、本発明によれば高速のアドレスク
ロックを利用して予めデータバス間の電圧差を無くする
とともに、ヒステリシス型差動増幅器を活性化状態に設
定しておくので、読み出しデータによりデータバス間に
差電圧が生じたときには直ちに検出することができ、従
ってデータ読み出しの大幅な高速化が可能となる。
ロックを利用して予めデータバス間の電圧差を無くする
とともに、ヒステリシス型差動増幅器を活性化状態に設
定しておくので、読み出しデータによりデータバス間に
差電圧が生じたときには直ちに検出することができ、従
ってデータ読み出しの大幅な高速化が可能となる。
第１図は本発明の実施例に係るメモリ回路の回路図であ
り、第２図は第１図の実施例回路の動作を説明するため
の波形図である。 第３図は本発明の実施例に係るアドレス遷移検出回路お
よびアドレスクロック発生回路の回路図であり、第４図
は第３図の実施例回路の動作を説明するだめの波形図で
ある。 ｌ ・・−セ Ｊし ２．３・・・データバス線 ４・・・短絡回路 ５．６・・・放′屯回路 ７・・・ヒステリシス型差動増幅器 ８・・−アドレス遷移検出回路 ９・・・アドレスクロック発生回路 ｌ−
り、第２図は第１図の実施例回路の動作を説明するため
の波形図である。 第３図は本発明の実施例に係るアドレス遷移検出回路お
よびアドレスクロック発生回路の回路図であり、第４図
は第３図の実施例回路の動作を説明するだめの波形図で
ある。 ｌ ・・−セ Ｊし ２．３・・・データバス線 ４・・・短絡回路 ５．６・・・放′屯回路 ７・・・ヒステリシス型差動増幅器 ８・・−アドレス遷移検出回路 ９・・・アドレスクロック発生回路 ｌ−
Claims (1)
- 【特許請求の範囲】 セルから読み出したデータによってデータバス線（ＤＢ
、＠ＤＢ＠）間に生ずる差電圧を検出し、かつ増幅して
出力するヒステリシス型の差動増幅器を備えたメモリ回
路において、 任意のアドレス信号の変化に同期してアドレスクロック
を発生させる回路と、 前記アドレスクロックが入力している期間、前記データ
バス線（ＤＢ、＠ＤＢ＠）間を短絡する回路と、 前記アドレスクロックが入力している期間、データバス
線（ＤＢ、＠ＤＢ＠）のそれぞれを放電する回路とを有
し、 任意のアドレス信号が変化したときには、前記アドレス
クロックによりデータバス線（ＤＢ、＠ＤＢ＠）間を短
絡しつつ放電して所定の電圧レベルに高速に設定してお
き、該ヒステリシス型差動増幅器が前記アドレスクロッ
クの入力の終了後、直ちに読み出しデータの差電圧の検
出を行うことを可能にするメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60159874A JPS6222292A (ja) | 1985-07-19 | 1985-07-19 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60159874A JPS6222292A (ja) | 1985-07-19 | 1985-07-19 | メモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6222292A true JPS6222292A (ja) | 1987-01-30 |
| JPH0519796B2 JPH0519796B2 (ja) | 1993-03-17 |
Family
ID=15703090
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60159874A Granted JPS6222292A (ja) | 1985-07-19 | 1985-07-19 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6222292A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57130286A (en) * | 1981-02-06 | 1982-08-12 | Fujitsu Ltd | Static semiconductor memory |
| JPS59178685A (ja) * | 1983-03-30 | 1984-10-09 | Toshiba Corp | 半導体記憶回路 |
| JPS6080196A (ja) * | 1983-10-07 | 1985-05-08 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1985
- 1985-07-19 JP JP60159874A patent/JPS6222292A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57130286A (en) * | 1981-02-06 | 1982-08-12 | Fujitsu Ltd | Static semiconductor memory |
| JPS59178685A (ja) * | 1983-03-30 | 1984-10-09 | Toshiba Corp | 半導体記憶回路 |
| JPS6080196A (ja) * | 1983-10-07 | 1985-05-08 | Mitsubishi Electric Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0519796B2 (ja) | 1993-03-17 |
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