JPS62216589A - デジタル映像信号の並列化処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 以下の順序で、本発明を説明する。

Ａ　産業上の利用分野 Ｂ　発明の１ｔ！要 Ｃ従来の技術 Ｄ　発明が解決しようとする問題点 Ｅ　問題点を解決するための手段（第１図）Ｆ　作用 Ｇ　実施例 Ｇ１直列−並列変換回路（第１図〜第３図）Ｇ２並列−
直列変換回路（第４図〜第６図）ト■　発明の効果 Ａ　産業上の利用分野 本発明は、入力デジタル映像信号を供給して、その画面
がｎ分割され、このｎ分割された画面に対応するｎ個の
出力デジタル映像信号を出力するようにしたデジタル映
像信号の並列化処理装置に関する。

Ｂ　発明の概要 本発明はデジタル映像信号の並列化処理装置に関し、入
力デジタル映像信号を並列接続されたｎ対のメモリに書
込み、このｎ対のメモリから読み出された信号を夫々並
列接続された夫々がｎ個から成るｎ組みのレジスタに供
給し、入力デジタル映像信号の画面がｎ分割され、この
ｎ分割された画面に対応するｎ個の出力デジタル映像信
号をこのｎ組みのレジスタから出力するようにしたこと
により、必要なメモリ容量を低減することができるよう
にしたものである。

Ｃ従来の技術 以下に、第７図を参照して、先に提案された、高ｔ−５
５ｉｌ１度デジタルＶＴＲについて説明する。

先ず、映像信号の記録系について説明する。このデジタ
ルＶＴＲは、高品位の映像信号（テレビジョン信号）を
記録再生するようにしたものである。入力端子（１０１
）よりの入力映像信号、即ち赤、緑及び青信号Ｒ，Ｇ、
Ｂは、マトリクス回路（１０２）に供給されて、３チヤ
ンネルの信号、即ち帯域が２５ＭＩＩｚの輝度信号Ｙ及
び夫々帯域が１２．５Ｍ１ｌｚの色度信号Ｃｗ、ＣＮに
変換される。これら輝度信号Ｙ及び色度信号ｃｗ、ＣＮ
は、Ａ／Ｄ変換器（１０３）に供給されて、夫々　６４
．８ＭＨｚのサンプリング周波数Ｉｓをもってサンプリ
ングされて、夫々並列８ビツトの３チヤンネルのデジタ
ル信号に変換される。尚、デジタル輝度信号Ｙの標本化
周波数は６４．８ＭＩ＋ｚ、デジタル色度信号ｃｗ、Ｃ
Ｎの見掛けの標本化周波数は共に３２．４Ｍｔｌｚと成
る。

このＡ／Ｄ変換器（１０３）からの３チヤンネルのデジ
タル信号は、直列−並列変換回路（１０／ｌ　）に１共
給される。

次ぎに、この直列−並列変換回路（１０４）について、
第８［ｉ／ｌを参照して説明する。第８図に示す如く、
デジタル輝度信号Ｙ及び、デジタル色度信号Ｃｕｔ、Ｃ
Ｎ夫々に対応する水平方向２０００サンプル、垂直平行
１０５０ラインのフレーム画面を考え、各画面を水平方
向にｎ等分、ここでは５００サンプルずつに４等分する
と共に、第８図に破線で示すようにその分割された画面
の両側に夫々例えば２サンプル分が重畳して付加される
如く、デジタル輝度信号Ｙ及びデジタル色度信号Ｃｗ、
ＣＮを夫々４チヤンネルずつに分割して、計１２チャン
ネルのデジタル信号を得る。更に、この４分割された画
面が元の画面の寸法に引き伸される如く、これら１２チ
ヤンネルのデジタル信号の夫々のサンプリング周波数が
、ｆｓ／４、即ち１６．２ＭＨｚに落とされる。この１
２チヤンネルのデジタル信号はデータ系列変換器（１０
５）に供給される。

次ぎに、このデータ系列変換器（１０５）に・ついて第
８図を参照して説明する。１２チヤンネルのデジタル信
号、即ち、デジタル輝度信号Ｙ及びデジタル色度信号ｃ
ｗ、ＣＮ夫々の４分割された画面の各１／４ライン分の
信号は、更に信号Ｙ１〜Ｙ８Ｃｗｔ〜Ｃｕｅ、ＣＮ工〜
ＣＮ８と夫々８つに分けられる。

そして、デジタル輝度信号Ｙ１〜Ｙｅは、奇数番目の信
号ＹＬ、Ｙ３．Ｙ５．Ｙ７と、偶数番目の信号Ｙ２．Ｙ
→、ＹＧ　、Ｙｓとに分けられる。又、一方のデジタル
色度信号ＣｌＡｌ１〜Ｃｗｓの内、例えば、偶数番目の
信号は捨てられ、残りの奇数番目の信号が、信号Ｃｕｔ
＋　Ｃｕ５と、信号Ｃｗ〕、Ｃｕｔとに分けられる。同
様に、他方のデジタル色度信号ＣＮ１〜ｃｓｅの内、例
えば、偶数番目の信号は捨てられ、残りの奇数番目の信
号が、信号ｃＮ□、Ｃｗ５と、信号ＣＮ３．　　ＣＮ？
とに分けられる。そして、デジタル輝度信号Ｙ及びデジ
タル色度信号Ｃｗ、ＣＮの４分割された各画面の各１／
４ライン分の信号の各部分が次のように並べ喚えられて
、夫々２チヤンネルの信号に変換される。即ち、一方の
チャンネルの信号の１／４ライン分の信号は、順次並べ
られた信号Ｙｌ　、　　（、ｎ、　Ｙｔ　、　　ＣＮ１
．　ＹＳ　、　　に＋ｙｓ＋Ｙ？、ＣＮ５から成る。他
方のチャンネルの１／４ライン分の信号は、順次並べら
れた信号Ｙ２゜Ｃり、Ｙ４　、ＣＮ１．Ｙｓ　、Ｃｗｖ
、Ｙ８．ＣＮ７から成る。このようにして得られた、デ
ジタル輝度信号Ｙ及びデジタル色度信号Ｃｗ、Ｃｓの夫
々４分割された画面に対応して２Ｘ４＝８、即ち計８チ
ャンネルの信号がパリティ発生回路（１０６）に供給さ
れる。

このパリティ発生回路（１０６）では、８チヤンネルの
信号夫々が６ライン分ずつまとめられ、７トリクスに配
列された縦４８サンプル、横５０サンプルに列し、横方
向に夫々２サンプルずつのエラー検出用パリティ及びエ
ラー訂正用パリティが（；１加されると共に、縦方向に
２サンプルのエラー訂正用パリティが付加されてリード
ソロモン積符号化されて、シャツリング回路（１０７）
に供給される。

このシャフリング回路（１０７）では、パリティ発生回
路（１０６）からの８チヤンネルの信号が各チャンネル
毎に１フイ一ルド単位でシャフリングされる。

このシャフリングされた８チヤンネルの信号は並列−並
列変換回路（１０８）に供給されて、各チャンネルの信
号相互間でシャフリング（ヘッドインターリーブ）が行
われ、新たな８チヤンネルの信号に振り分けられた後、
ディレー調整回路（１０９）に供給されて、４チヤンネ
ル毎の２組みの信号間の位相を、後述する夫々４個の２
組みの回転磁気ヘッドへの供給タイミングが合うように
位相調整が行われた後、変調回路（１１０）に供給され
る。

この変調回路（１１０）では、８チヤンネルの信号に、
夫々ブロック同期信号を付し、直流分を可及的に減少さ
せるための８−８変換、スクランブルＮＲＺ変換等の変
調を行った後、並列−直列変換回路（Ｉｌｌ　）に供給
する。この並列−直列変換回路（ｉｌｌ）では、夫々並
列８ビツトの８チヤンネルの信号を夫々１ビツトの直列
信号に変換する。

この８チヤンネルの直列信号は、電気〜光変換素子（１
１２）に供給されて、信号によって変調された光に変換
された後、オプチカルファイバー等を通じて、テープト
ランスポータを備える回転磁気ヘッド装置（１１３）の
光−電気変換素子（１１３ａ）に供給されて、元の８チ
ヤンネルの信号に戻される。この８チヤンネルの信号は
増幅器（図示せず）を通じて、　１８０度の角間隔を置
いて配された２組みの４チヤンネルずつの回転磁気ヘッ
ドに各別に供給されて、磁気テープ上に４本ずつの傾斜
トラックが２組み、即ち１／２フイ一ルド分の映像信号
を構成する信号の記録された計８本の傾斜トラックが１
組みずつ、即ち４本ずつ順次に形成される如く、その８
チヤンネルの信号がデータレート１．０３７　Ｇｂｐｓ
を以て記録される。従って、この傾斜トラック３２本で
、１フレ一ム分のデジタル映像信号が記録されることに
なる。

そして、８０５ｍｍ／　ｓｅｃで走行する２、５４ｃｍ
幅の磁気テープが、上述の８個の回転磁気ヘッドを備え
るテープ案内ドラム（回転数は７２００ｒｐｍ　）に３
３０度の巻きつけ角を以て巻き付けられる。

尚、磁気テープの両側縁の長平方向には、３チヤンネル
の音声トラック及びＣＴＬＩ−ラックが形成される。

次ぎに、映像信号の再生系について説明する。

回転磁気ヘッド装置（１１３）の１８０度の角間隔を置
いて配された２組みの４チヤンネルずつの回転磁気ヘッ
ドによって、テープ上の１頃斜トラツクが走査されて、
８チヤンネルの信号が再生される。

８チヤンネルの信号は夫々増幅器、イコライザを通じて
、電気−光変換素子（１１３ｂ）に供給されて、信号に
よって変調された光に変換される。その光がオプチカル
ファイバー等を通じて光−電気変換素子（１１４）に供
給されて、元の８チヤンネルの信号に戻される。この８
チヤンネルの信号は、直列−並列変換回路（１１５）に
供給される。

この直列−並列変換回路（１１５）では、８チヤンネル
の信号から、夫々ＰＬＬを用いてクロックを抽出すると
共に、各チャンネルの信号を直列信号から夫々８ビツト
の並列信号に変換する。そして、この８チヤンネルの並
列信号は復調回路（１１６）に供給されて、ブロック同
期信号の検出が行われルト共に、８−８逆変換、ＮＲＺ
スクランブル等により復調される。

この復調回路（１１６）からの８チヤンネルの信号は、
インターチェンジャ（１１７）に供給されて、標準再生
時の各トランクからの信号に合うように各チャンネル間
相互の切り換えが行われて、信号の組替えが行われる。

インターチェンジャ（１１７）の出力は、フレームメモ
リ　（１１８）に供給されて、スチル再生時に信号の書
込み及び読出しによって、標準再生時の各トランクから
の信号に合うように信号の組替えが行われると共に、記
録再生の同期信号の位相合わせが行われる。

フレームメモリ　（１１８）の出力は、ディレー調整回
路（１１９）に供給されて、夫々４個の２組みの回転磁
気ヘッドの１耳生タイミングのずれを補正するように位
相調整される。このディレー調整回路（１１９）からの
８チヤンネルの信号は、並列−並列変換回路（１２２）
に供給されて、各チャンネルの信号間のデシャフリング
（ヘッドディンターリーブ）が行われ、元の８チヤンネ
ルの信号に変換される。

（１２０）はマイクロコンピュータで、記録再生の各種
モードにおける各部の制御を行う。上述のフレームメモ
リ　（１１８）は、このマイクロコンピュータ（１２０
）との間で制御信号の遺り取りが行われる。又、上述の
回転磁気ヘッド装置（１１３）は、電気−光変換素子及
び光−電気変換素子（１２１）を介して、マイクロコン
ピュータ（１２０）との間で制御信号の遺り取りが行わ
れる。

並列−並列変換回路（１２２）よりの８チヤンネルの信
号は、デシャフリング回路（１２３）に供給されて、各
チャンネルの信号の１フイールドの信号毎のデシャフリ
ングが行われた後、エラー訂正回路（１２４）に供給さ
れてエラー訂正が行われる。

このエラー訂正ささた８チヤンネルの信号は、データ系
列変換回路（１２６）に供給されて、元の１２チヤンネ
ルの信号、即ちデジタル輝度信号Ｙ及びデジタル色度信
号Ｃｔｕ、ＣＮの夫々の４分割された画面の信号に戻さ
れる。

エラー訂正回路（１２４）の出力は、エラーカウンタ（
１２５）に供給されて、エラーの個数が計数され、これ
がマイクロコンピュータ（１２０）に供給され、エラー
表示器（図示せず）により、そのエラーの状態が表示さ
れる。

データ系列変換回路（１２６）よりの１２チヤンネルの
信号はコンシール回路（適応形エラー修整回路）（１２
７）に供給されてエラー修整された後、並列−直列変換
回路（１２８）に供給されて、夫々サンプリング周波数
が６４．８ＭＨｚで、並列８ビツトの元のデジタル輝度
信号Ｙ及びデジタル色度信号Ｃｔｙ、ＣＮに戻される。

これらデジタル輝度信号Ｙ及びデジタル色度信号ｃｗ、
ＣＭはＤ／Ａ変換器（１２９）に供給されて、元のアナ
ログ輝度信号Ｙ及びアナログ色度信号Ｃｗ　＋　　（／
　Ｈに戻される。

更に、このアナログ輝度信号Ｙ及びアナログ色度信号ｃ
ｗ、ＣＮは、マトリクス回路（１３０）に供給されて、
元の出力映像信号、即ち赤、緑及び青色信号Ｒ，Ｇ、Ｂ
に戻されて、出力端子（１３１”）に出力される。

次ぎに、音声信号の記録系（映像信号の記録系と一部共
用される）及び再生系（映像信号の再生系と一部共用さ
れる）について説明する。先ず、音声信号の記録系では
、入力端子（１３２）よりの４チヤンネルのアナログ音
声信号が、Ａ／Ｄ変換器（１３３）に供給されて、夫々
デジタル音声信号に変換される。このＡ／Ｄ変換器（１
３３）では、４チヤンネルのアナログ音声信号が、例え
ば、４８ｋｌｌｚのサンプリング周波数を以てサンプリ
ングされ、夫々並列１６ビソトのＰＣＭ音声信号（デジ
タル音声信号）に変換される。尚、（１３４）はＰＣＭ
音声信号の入力端子である。Ａ／Ｄ変換器（１３３）又
は入力端子（１３４）よりのＰＣＭ音声信号は、データ
系列変換回路（１０５）に供給される。

音声信号の再生系では、データ系列変換回路（１２６）
から得されたＰＣＭ音声信号が、コンシール（エラー修
整）回路（１３５）に供給される。

コンシール回路（１３５）の出力端はＤ／Ａ変換器（１
３７）の入力端及びＰＣＭ音声信号の出力端子（１３６
）に接続される。そして、Ｄ／Ａ変換器（１３７）より
の４チヤンネルのアナログ音声信号が出力端子（１３８
）に出力される。

そして、音声信号記録時には、Ａ／Ｄ変換器（１３３）
又は入力端子（１３４）からのＰＣＭ音声信号は、デー
タ系列変換回路（１０５）に供給される。このデータ系
列変換回路（１０５）では、ＰＣＭ音声信号が映像信号
の２ライン分に相当する時間に時間圧縮され、１フイ一
ルド分の映像信号の先ｌ！ｆｆ　（垂直ブランキング期
間）に付加され、デジタル映像信号と共に処理されて、
磁気テープ上の（頃斜トラックに混在して記録される。

又、音声信号再生時には、データ系列変換回路（１２６
）からＰＣＭ音声信号が得られ、これがコンシール回路
（１３５）に供給されてエラー修整された後、Ｄ／Ａ変
換器（１３７）及び出力端子（１３６）に供給される。

Ｄ／Ａ変換器（１３７）より得られた４チヤンネルのア
ナログ音声信号は出力端子（１３８）に出力される。

次ぎに、上述の第７図で説明した直列−並列変換回路（
１０４）に通用して好適な従来の回路（特願昭５９−９
９Ｆ１６７号）を、第９図参照して説明する。

この第９図の回路は第７図で説明したデジタル輝度信号
Ｙ及びデジタル色度信号Ｃす、ＣＭ夫々に対し各別に設
けられる。

第９図において、破線で囲んで示す（５１）及び（５２
）は、夫々メモリバンクを示す。一方のメモリバンク（
５１）は、夫々１サンプルデータのビット幅（例えば８
ビツト）のメモリＭｌｌ、Ｍ１２゜Ｍ１３．Ｍ１４を有
する。他方のメモリバンク（５２）は、夫ｌ毎ンプルデ
ータのピント幅のメモυＭ２１゜Ｍ２２．　Ｍ２３．　
　Ｍ２４を有する。２つのメモリバンク（５１）　、　
　（５２）には、ライトアドレスカウンタ（５３）で形
成されたライトアドレスＷＡＩ及びリードアドレスカウ
ンタ（５４）で形成されたリードアドレスＲＡＩがマル
チプレクサ（５５）　　、　　（５６）により選択され
て供給される。メモリバンク（５１）（５２）を夫々４
個のメモリに分割しているのは、メモリの書込み速度及
び読出し速度をデータの伝達レートに追従させるためで
ある。

メモリバンク（５１）　、　　（５２）は、０〜１２８
のアドレスをＧし、４サンプルＸ　　１２９＝　　５１
６サンプルのデータを記１．αできる容量のものである
。

１画面のデジタル輝度又は色度信号の１ラインの２００
０（ｆｌｉｔのサンプルデータが５００個のサンプルデ
ータ及び１６個の刃−バーランプ部分のデータに４分割
されて、４組みのメモリによって処理される。

第９図ではそのうちの１組みのメモリ　（メモリバンク
（５１）　、　　（５２）　）を示している。この４分
割は、ライトパルス（ライトイネーブルパルス）ＷＥＩ
〜ＷＥ４によってなされる。

４組みのメモリが夫々２個のメモリバンクを有している
のは、一方のメモリバンクがライト動作を行っている１
ラインの期間において他方のメモリバングがリード動作
を行うようにするためである。第９図に示すように、１
ライン毎に反転するライン判別パルスＬＮＩＤがＮＡＮ
Ｄゲート（５７）に供給されると共に、インバータ（５
８）により反転されたライン判別パルスがＮＡＮＩ）ゲ
ート（５９）に供給される。ＮＡＮＤゲート　（５７）
　、　　（５９）には、ライトパルスくライトイネーブ
ルパルスを意味する。）ＷＦ、１が供給される。ＮＡＮ
Ｄゲート（５７）がら出力されるライトパルスがメモリ
バンク　（５１）のメモリＭ　Ｉ　ｌ＝　Ｍ　Ｌ４に供
給される。／ＩＩＡＮＤゲート　（５９）がら出力され
るライトパルスがメモリバンク　（５２）のメモリＭ２
１〜Ｍ２４に供給される。ライトアドレス及びリードア
ドレスを選択するためのマルチプレクサ（５５）　、　
　（５６）もライン判別パルスＬＮｒＤにより切換ｉＩ
ｌ　ｇｌｒｌされる。

第７図のＡ／Ｄ変換器（１０３）からのデジタル映像信
号（デジタル輝度又は色度信号）がシフトレジスタ（６
０）の入力端子（６０１）　に供給される。

シフトレジスタ（６０）の４ビツトの出力Ｑ４〜Ｑ１が
４藺のレジスタ（３１）〜（３４）に入力される。シフ
トレジスタ（６０）及び４個のレジスタ（３１）〜（３
４）は、入力されるデジタル映像信号のサンプリング周
波数例えば６４．８Ｍｌ１ｚのりじ１ツクＣＫＩによっ
て動作する。このクロックｃＫＩの周期をＴとする。

レジスタ（３１）〜（３４）には４Ｔ毎に１１固ローレ
ヘルとなる４Ｔの周期のロードパルスコロが供給され、
このタイミングで各レジスタ（３１）〜（３４）の出力
端には、データ伝送レートが１６．２ＭＨｚに下げられ
たデータ系列Ｄ１〜Ｄ４が取り出される。このデータ系
列Ｄｉ−０４が４組みのメモリに供給される。

データ系列Ｄ１〜Ｄ４は、１６．２ＭＨｚ　（周期：／
１７）のクロックＣＫ　１１によってランチ動作する８
個の入力レジスタ（１■）〜（１４）　、　　（２１）
〜（２４）を介されることにより、一方のメモリバンク
（５１）に入力される４　ｆｉｌａのデータ系列ＤＩｌ
〜Ｄ１４と、他方のメモリバンク（５２）に入力される
４個のデータ系列Ｄ２１〜Ｄ２４とに分けられる。メモ
リバンク（５１）　、　　（５２）は、りＯツクＣＫ１
１がライトアドレスカウンタ（５３）に供給されること
により形成されたライトアドレスＷＡＩによってライト
動作を行う。メモリバンク（５１）　、　　（５２）は
、４０らＭＨｚ　　（周期：１６Ｔ）のクロックＣＫ　
１５がす−ドアドレスカウンタ（５４）に供給されるこ
とにより形成されたリードアドレスＲＡＩによってリー
ド動作を行う。

一方のメモリバンク（５１）の各メモリＭｌｌ〜Ｍ１４
からリードアウトされたデータがクロックＣＫ　１５に
よって４個の出力レジスタ（６５）〜（６８）にラッチ
される。他方のメモリバンク　（５２）の各メモリＭ２
１〜Ｍ２４からリードアウトされたデータがクロックＣ
Ｋ１５によって４（囚の出力レジスタ（７５）〜（７日
）にラッチされる。レジスタ（６５）〜（６８）は、シ
フトレジスタ（６４）から発生する出力イネーブル信号
によって順次データ系列Ｄ１５〜Ｄ１８を出力する。レ
ジスタ（７５）〜（７８）は、シフトレジスタ（７４）
から発生する出力イネーブル信号によって順次データ系
列Ｄ２５〜０２８を出力する。シフトレジスタ（６４）
　、　　（７４）には、クロックＣＫＩＩが供給される
と共に、ＮＡＮＤゲート（６３）（７３）を夫々介され
た４、０ＥＭＨｚのタイミング信号ＯＴが供給される。

ＮＡＮＤゲート　（７３）には、ライン判別パルスＬＮ
ＩＤが供給されると共に、このライン判別パルＸ１．Ｎ
ＩＤがインバータ（６２）を介してＮＡＮＤゲート（６
３）に供給される。

第１０図は、第９図の直列−並列変換回路の全体の動作
を示すタイムチャートである。第１０図Ａは、水平同期
信号を示し、第１０図Ｂは、久方デジタルデータのデー
タ期間でハイレベルとなるタイミングパルスＤＴＥＮを
示し、第１０図Ｃがライン判別パルス１．ＮＩＤを示す
。

このライン判別パルスＬＮＩＤがハイレベルの期間（例
えば第ｎライン）では、４組みのメモリの各組みの一方
のメモリバンク（５１）が第１０図りに示すように、ラ
イト動作を行うと共に、他方のメモリバンク　（５２）
が第１０図Ｆに示すようにリード動作を行う。そして、
第１ｏ図Ｅに示すように、タイミングパルスＤＴＥＮが
ハイレベルのデータ期間に含まれる５００１固のサンプ
ルデ−タ ンプルデータに４分割されると共に、その両側に斜線で
示すようなｎ（囚（例えば８個）のサンプルデータが付
加された５１６個のサンプルデータが各組みの一方のメ
モリバンク（５１）に書込まれる。

このラインでは、各組みの他方のメモリバンク（５２）
から第１０図Ｇに示すように、　１／４のデータ伝送レ
ートに変換されたデータ系列がリードアウトされる。次
の第（ｎ＋１）ラインでは、リード動作及びライト動作
を行なうメモリバンクが入れ替わる。そして、出力レジ
スタ（６５）〜（６８）　。

（７５）〜（７日）からの出力データ系列Ｄ１５〜Ｄ１
８。

Ｄ２５〜Ｄ２８は、クロックＣＫＩＩでランチを行なう
レジスタ（６１）を介して、データ系列ＤＴＩとして出
力され、第７図のデータ系系列変換器（１０５）に供給
される。他のデータ系列についても同様である。

次ぎに、上述の第７図で説明した並列−直列変換回路（
１２８）に通用して好適な従来の回路（特願昭５９−　
９９８６７号）を、第１１図を参照して説明する。この
第１１図の回路は、デジタル輝度信号Ｙ及びデジタル色
度信号Ｃｗ．ＣＮ夫々に対し各別に設けられる。

ｌライン毎にライト動作とリード動作が入れ替わるメモ
リバンク（８１）及び（８２）が設けられ、ライトアド
レスカウンタ　（８３）及びリードアドレスカウンタ（
８４）で形成されたアドレスがマルチプレクサ（８５）
及び（８６）によって選択されてメモリバンク　（８１
）及び（８２）の各メモリに供給される。ＮＡＮＤゲー
ト（８７）　、　　（８９）及びインバータ（８８）に
より、ライトパルスＷＥＩＩの供給が１ラインごとに切
り換えられ、メモリバンク（８１）及び（８２）のライ
ト動作及びリード動作の切替がなされる。

ライトアドレスカウンタ（８３）には、４．０５Ｍｌｌ
ｚ。

のクロックＣＫ３１が供給され、リードアドレスカウン
タ（８４）には、１６．２　ＭｌｌｚのクロックＣＫＩ
Ｉが供給され。ライトパルスＷＥＩＩは、データ系列Ｄ
ＴＩ’に含まれるオーバーラツプ部分のデータを除去す
るように発生する。メモリバンク（８１）及び（８２）
は、夫々０〜　１２５のアドレスを有し、オーバーラツ
プ部分のデータを除いた５００個のサンプルデータが書
き込まれる。第１１図には示されていない他のデータ系
列ＤＴ２’　、ＤＴ３’　、ＴＤＡ’の夫々に関“４゛
るメモリは、同様にオーパーラ・ノブ部分ノデータを除
いた５００１１１ｉ１のサンプルデータを記憶するよう
に、ライトパルスによりライト動作が制御される。

入力データ系列ＤＴ７’は、クロックＣＫ　１１によっ
て動作するシフトレジスタ（８０）により４個のデータ
系列に並列化され、周波数が４．０５Ｍ１ｌｚのクロッ
クＣＫ３１によってラッチ動作する入力レジスタ（１５
）〜（１８）　、　　（２５）〜（２８）を介してメモ
リバンク（８１）及び（８２）に供給される。一方のメ
モリバンク（８Ｉ）に前述のように、オーバラップ部分
のデータを除＜　　５００（ｆｌｉｔのサンプルデータ
がクロックＣＫ　３１により書き込まれる。次のライン
で、このデータがｌＧ、２Ｍ）ＩｚのクロックＣＫ　１
１により読出され、クロックＣＫ　１１によって出力レ
ジスタ（９１）又は（９２）の一方にラッチされる。出
力レジスタ（９１）　、　　（９２）は、ライン判別パ
ルスしＮＩＤ及びその反転パルスによって、■ラインご
とに交互にデータを出力することが可能とされる。出力
レジスタ（９１）　、　　（９２）の両者の出力がワイ
ヤドＯＲゲートを介して出力レジスタ（９３）に供給さ
れるゆこの出力レジスタ（９３）のクロックＣＫＩＩに
よって並列にデータをランチし、出力イネーブル信号Ｏ
Ｔ５によってアーク出力してシフトレジスタ（９４）に
供給する。

出力イネーブル信号ＯＴ５は、■ラインのうちの４分割
された区間の最初の区間で出力レジスタ（９３）の出力
を可能とするものである。シフトレジスタ（９４）には
、　１６．２ＭＨｚのロードパルスＬＤと６４．８Ｍｌ
１ｚのクロックＣＫＩが供給され、並列入力された４個
のサンプルデータがクロックＣＫＩにより、Ｇ’ｒ　？
：　ＭＨｚの直列データとして第７図のＤ／Ａｉ換器（
１２９）に供給される。このシフトレジスタ（９４）の
並列入力として、ワイヤドＯＲでもって、他の分割され
た区間のデータが供給される。

第１２図は、直列−並列変換回路の動作を示すタイムチ
ャートである。第１２図Ａは、再生データと同期した水
平同期パルスを示し、第１２図Ｂは、データ区間でハイ
レベルとなるタイミングパルスｒｌＴＥＮを示し、第１
２図Ｃはライン判別パルスＬＮＩＤを示す。ライン判別
パルスＬＮＩＤにより規定される第ｎラインでは、デー
タ系列ＤＴ　ｌ’　〜ＤＴ４’　の夫々を処理する４組
みのメモリのうちの一方のメモリバンクが第１２図りに
示すように、ライト動作を行ない、各組みの他方のメモ
リバンクが第１２図Ｆに示すようにリード動作を行なう
。

第１２図Ｅにおいて斜線で示すようなオーバーランプ部
分のデータは、メモリバンクに書き込まれない。また、
第１２図Ｇに示すように、リードクロックの周波数がラ
イトクロックの周波数の４倍とされていることによって
、　１／４に時間軸が圧縮されたデータが読み出される
。このリードデータが４相の出力イネーブル信号（ＯＴ
５など）によって１１１１！Ｉの直列データ系列とされ
る。

Ｄ　発明が解決しようとする問題点 第９図及び第１１図に示した従来の直列−並列変換回路
及び並列−直列変換回路は、デジタル輝度信号Ｙ及びデ
ジタル色度信号Ｃｖｉ、ＣＮに対し夫々各別に必要なも
のであるが、夫々８Ｘ４＝３２、即ち３２個のメモリを
必要とする。

斯かる点に鑑み、本発明は必要なメモリ容量を低減する
ことのできるデジタル映像信号の並列化処理装置を提案
しようとするものである。

Ｅ　問題点を解決するための手段 本発明によるデジタル映像信号の並列化処理装置は、入
力デジタル映像信号が供給されて書き込まれる並列接続
されたｎ対のメモリＭＩＩＡ、　Ｍ１２Ａ。

Ｍ２１Ａ、　Ｍ２２Ａ、　Ｍ３１Ａ、　Ｍ３２Ａ、　Ｍ
４１Ａ、　Ｍ４２Ａと、ｎ対のメモリから読み出された
信号が夫々供給される並列接続された夫々がｎ個から成
るｎ組みのレジスタ（２１５）〜（２１８）　、　　（
２２５）〜（２２Ｆｔ　）　、　　（２３５）〜（２３
８）　、　　（２４５）〜（２４８”）とから成り、入
力デジタル映像信号の画面がｎ分割され、このｎ分割さ
れた画面に対応するｎ１ＩＮの出力デジタル映像信号が
、ｎ組みのレジスタから出力されるようにしたことを特
徴とするものである。

Ｆ　作用 斯かる本発明によれば、入力デジタル映像信号がｎ対の
メモリに書き込まれ、これが読み出されてｆｆ［から成
るｎ組みのレジスタでランチされることにより、入力デ
ジタル映像信号の画面がｎ分割され、このｎ分割された
画面に対応するｎ個の出力デジタル映像信号を得ること
ができる。

Ｇ　実施例 以下に、第１図を参照して、本発明の一実施例である直
列−並列変換回路について説明する。この第１図の回路
は、上述の第７図のデジタルＶＴＲの直列−並列変換回
路（１０４）に通用するもので、そのデジタル輝度信号
及びデジタル色度信号Ｃｗ。

ＣＮ夫々に対し各別に設けるものである。又、第１図の
説明に際し、第２図及び第３図のタイムチャートをも参
照する。

シフトレジスタ（２６０）に、第７図のデジタルＶＴＲ
のＡ／Ｄ変換器（１０３）からの並列８ビツトのデジタ
ル映像信号（デジタル輝度信号Ｙ又はデジタル色度信号
ＣＷ　、　　ＣＮ　）　ＤＡＴＡ　（第２図Ｂ。

Ｄ）が供給される。このデジタル映像信号は、１画面が
水平方向２０００サンプル、垂直方向１０５０ラインか
ら成り、このデジタル映像信号が各ライン毎に４等分さ
れるので、その各５００サンプルを順次第１〜４系列■
〜■とする。このシフトレジスタ（２６０）には、周波
数が６４．８ＭＨｚのサンプルクロックＣＫＩ（その周
期をＴとする）（第２図Ｃ）が供給されて、デジタル映
像信号がシフトされる。

シフトレジスタ（２６０）の４ビツトの出力Ｑ４〜Ｑｌ
が夫々人力イネーブル端子を備える４個のレジスタ（２
０１）〜（２０４）に供給されて、周波数が１９．２Ｍ
Ｈｚで、４Ｔ毎にＩＴ期間ローと成るロードパルスＬＤ
Ｉ　　（第２図Ｅ）によってラッチされて、４並列化さ
れる。クロックＣＫＩはこのレジスタ（２０１）〜（２
０４）にも供給される。更に、このレジスタ（２０１）
〜（２０４）の各出力データ系列ダＩ）ＤＩＡ−Ｄ４Ａ
（第２図Ｆ〜■）は、出力イネーブル端子を備えるレジ
スタ（２１１）　、　　＜２１２）　　；（２２１）　
、　　（２２２）　　；　　（２３１）　、　　（２３
２）　　；　　（２４１）　。

（２４２）に供給されて、周波数が１６．２ＭＩ（ｚの
クロックＣＫＩＩ（第２図Ｊ）でランチされる。

レジスタ（２１１）　、　　（２２１）　　、　　（２
３１）　　、　　（２４１）の出力イネーブル端子には
、ｌライン毎にレベルがハイ、ローと変化するライン判
別パルスＬＮＩＤ（第２図Ａ）のインバータ（２６３）
によって反転されたものが供給され、レジスタ（２１２
）　、　　（２２２）（２３２）　、　　（２４２）の
出力イネーブル端子には、ライン判別パルスＬＮＩＤが
直接供給される。従って、レジスタ（２１１）　、　　
（２２１）　、　　（２３１）　、　　（２４１）と、
レジスタ（２１２）　、　　（２２２）　、　　（２３
２）　。

（２４２）とは、ｌライン毎に交互にデータを出力する
。即ち、ライン判別パルスＬＮＩＤがハイレベルのとき
は、レジスタ（２１１）　、　　（２２１）　、　　（
２３１）　　。

（２４１）の出力データ系列ＤＩＩＡ、　　Ｄ２１Ａ、
　Ｄ３１Ａ。

Ｄ４１Ａ（第２図に−Ｎ）が、メモリＭＩＩＡ、　Ｍ２
１Ａ、。

Ｍ３１Ａ、　Ｍ４１Ａに夫々供給され、ライン判別パル
スＬＮＩＤがローレベルのときは、レジスタ（２１２）
。

（２２２）　、　　（２３２）　、　　（２４２）の出
力データ系列Ｄ１２Ａ、Ｄ２２Ａ、Ｄ３２Ａ、Ｄ４２Ａ
がメモリＭ１２Ａ。

Ｍ２２Ａ、　Ｍ３２Ａ、　Ｍ４２Ａに夫々供給される。

周波数が１６．２Ｍｔｌｚで、デユーティ−が５０％の
ライトイネーブルパルスＷＥ（第２図０）が、ＯＲゲー
ト（２６１）　、　　（２６２）に供給される。更に、
ライン判別パルスＬＮＩＤがＯＲゲート（２６１”）に
、ライン判別パルスＬＮＩＤのインバータ（２６３）に
よって反転されたものがＯＲゲート（２６２）に供給さ
れる。そして、ＯＲゲー１−（２６１）の出力がメモリ
ＭＩＩＡ、　　Ｍ２１Ａ、　Ｍ３１Ａ、　Ｍ４１Ａにラ
イトイネーブルパルスとして供給され、ＯＲゲート（２
６２）の出力がメモリＭ１２Ａ、　Ｍ２２Ａ、　Ｍ３２
Ａ、　Ｍ４２Ａにライトイネーブルパルスとして供給さ
れる。従って、ライン判別パルスＬＮｒＤがハイレベル
のときは、メモリＭＩＩＡ、　Ｍ２ＬＡ、　Ｍ３１Ａ、
　Ｍ、ＩＩＡが書込み状態に、メモリＭ１２Ａ、　Ｍ２
２Ａ、　Ｍ３２Ａ。

Ｍ　４２Ａは読出し状態に成る。又、ライン判別パルス
ＬＮＩＤがローレベルのときは、メモリＭＩＩＡ。

Ｍ２１Ａ、　　Ｍ３１Ａ、　　Ｍ４１Ａが読出し状態に
、メモリＭＩ２Ａ、　Ｍ２２Ａ、　Ｍ３２Ａ、　Ｍ４２
Ａは書込み状態に成る。これらメモリの容量は１に×８
ビットもあれば十分である。

クロックＣＫ　１１が書込みアドレスカウンタ（２６４
＞に供給され、これよりの書込みアドレスが、インバー
タ（２６３）よりの反転されたライン判別パルスによっ
て切り換え制御されるマルチプレクサ（２６６）を通し
てメモリＭ１２Ａ、　Ｍ２２Ａ、　Ｍ３２Ａ。

Ｍ　４２Ａに夫々供給される。又、アドレスカウンタ（
２６４）よりの書込みアドレスが、インバータ（２６３
）よりの反転されたライン判別パルスによって切り換え
制御されるマルチプレクサ（２６７）を通じてメモリＭ
ＩＩＡ、　Ｍ２１Ａ、　Ｍ３１Ａ、　Ｍ４１Ａに夫々供
給される。更に、アドレスカウンタ（２６４）よりの書
込みアドレスが、ＲＯＭ（２６５）に供給されて、後述
するようにアドレス変換され、得られた読出しアドレス
が、マルチプレクサ（２６６）を通じてメモリＭ１２Ａ
、　Ｍ２２Ａ、　Ｍ３２Ａ、　Ｍ４２Ａに夫々供給され
る。又、ＲＯＭ（２６５）よりの読出しアドレスが、マ
ルチプレクサ（２６７）を通じてメモリＭＩＩＡ、　Ｍ
２１Ａ、　Ｍ３１Ａ、　Ｍ４１Ａに夫々供給される。

各メモリの書込みアドレスは、第２図Ｐに示すＩｃ＜　
０．　１．２．３．・・・・と順次インクリメントされ
る規則正しいアドレスである。又、例えば、メモリＭ　
ＩＩＡには、アドレス２〜１２６に第１系列■のデータ
か、アドレス　１２７〜２５１に第２系列■のブタが、
アドレス２５２〜３７６に第３系列■のデータが、アド
レス３７７〜５０１に第４系列■のデータが夫々書き込
まれる。これらデータは、時系列で言うと４サンプル置
きのデータである。

ライト判別パルスＬＮＩＤ　（第３図Ｗ）がローレベル
のときは、メモリＭＩＩＡ、　Ｍ２１Ａ、　Ｍ３１Ａ、
　　。

Ｍ　４１Ａから読み出されたデータ系列が夫々出力イネ
ーブル端子を備えるレジスタ（２１３”）　、　　（２
２３）　。

（２４３）　、　　（２５３）に供給されて、クロック
ＣＫＩＩ（第３図Ａ）によりラッチされる。又、ライン
判別パルスＬＮＩＤがハイレベルのときは、メモリＭ１
２Ａ。

Ｍ２２Ａ、　Ｍ３２Ａ、　Ｍ４２Ａから読み出されたデ
ータが夫々出力イネーブル端子を備えるレジスタ（２１
４）　。

（２２４＞　　、　　（２４４）　、　　（２５４’）
に供給されて、クロックＣＫ　１１によりラッチされる
。各メモリの読出しアドレスは、上述したように、書込
みアドレスをＲＯＭ（２６５）によってアドレス変換し
て得るが、第３図Ｂに示す如＜　０．１２５．２５０．
３７５．１゜１２６、２５１．３７６、・・・・の順に
成っており、最初と最後の２個ずつのオーバラップ部の
アドレス、その内側は７ｓ’５ｒ　１系列■、第２系列
■、第３系列■及び第４系列■のアドレスである。

レジスタ（２１３）　、　　（２２３）　、　　（２３
３）　、　　（２４３）の出力イネーブル端子には、１
ライン毎にレベルがハイ、１コーと変化するライン判別
パルス］、ＮＩＤ（第３図Ｗ）が供給され、レジスタ（
２１４）’　。

（２２４）、　　（２３４）　、　　（２４４）　の出
力イネーブル端子には、ライン判別信号ＬＮＩＤのイン
パーク（２６３’）によって反転されたものが供給され
る。従って、レジスタ（２１１，）　、　　（２２１）
、　　（２３１＞　、　　（２／１１　＞と、レジスタ
（２１２）　、　　（２２２）　、　　（２３２）　。

（２４２）とは、１ライン毎に交互に出力動作を行・う
　。

レジスタ（２１３’）　　、　　（２１４）からのデー
タ系列Ｄ１３Ａ（第３図（ニ）及びＤ　１４Ａは、入出
カイネーブル端子を備えるレジスタ（２１５）　、　　
（２２５）　。

（２３５）　、　　（２４５）に供給される。レジスタ
（２２３）。

（２２４）からのデータ系列Ｄ２３Ａ（第３図Ｄ）及び
Ｄ　２４Ａは、入出カイネーブル端子を備えるレジスタ
（２１６）　、　　（２２６）　、　　（２３６）　、
　　（２４６）に供給される。レジスタ（２３３’）　
　、　　（２３４’）からのデータ系列Ｄ３３Ａ（第３
図Ｅ）、Ｄ３４Ａは、入出カイネーブル端子を備えるレ
ジスタ（２１７）。

（２２７）　、　　（２３７）　、　　（２４７）に供
給される。レジスタ（２４３）　、　　（２４４）から
のデータ系列Ｄ　４３Ａ（第３図Ｆ）　、Ｄ４４Ａは、
入出カイネーブル端子を備えるレジスタ（２１８）　、
　　（２２８）　、　　（２３８）　。

（２４８＞に供給される。尚、第３図におけるＰ１〜Ｐ
８は無効データを示す。

レジスタ（２１５）〜（２１８）　、　　（２２５）〜
（２２８）　。

（２３５）〜（２３Ｂ　）　、　　（２４５）〜（２４
８）にクロックＣＫ　１１が供給されると共に、書込み
アドレスカウンタ（２６４）からの書込みアドレスが、
ＲＯＭ（２６Ｂ）によってアドレス変換され、そのＲＯ
Ｍ（第３図Ｇ、　　Ｈ，ｒ、　　Ｊ）が、その各人カイ
ネープル端子及び出力イネーブル端子に供給されて、そ
の入出力が制御される。これら制御信号σＩＡ〜Ｇ４Ａ
は、周波数が４．０５Ｍｔｌｚで、１６Ｔ毎に４Ｔ期間
ローレベルと成り、その各位相は４Ｔずつずれている。

レジスタ（２１３）　、　　（２２３）　、　　（２３
３）　、　　（２４３）の出力データ系列Ｄ１３Ａ、　
　Ｄ２３Ａ、　　Ｄ３３Ａ、　　Ｄ４３Ａは、制御信号
ＣＩＡがローレベルのときは、夫々レジスタ（２１５）
〜（２１８）に、制御信号Ｇ２Ａがローレベルのときは
、夫々レジスタ（２２５）〜（２２８）に、制御信号Ｇ
３Ａがローレベルのときは、レジスタ（２３５）〜（２
３８）に、制御信号０４Ａがローレベルのときは、夫々
レジスタ（２４５）〜（２４８）によってラッチされる
。

第３図Ｃ−Ｆから明らかなように、レジスタ（２１５）
〜（２１８）には第１系列■のデータ、レジスタ（２２
５）〜（２２８）には第２系列■のデータ、レジスタ（
２３５）〜（２３Ｂ）には第３系列■のデータ、（２４
５）〜　（２４８）には第４系列■のデータ（夫々前後
のオーバラップ部分を含む）しかラッチされていない。

レジスタ（２１５）〜（２１８）にランチされた第１系
列■のデータ系列は、制御信号ＣＩＡ−Ｇ４Ａの順で、
順番通りにプログラマブルシフトレジスタ（２５１）に
供給される。レジスタ（２２５）〜（２２８）にラッチ
された第２系列■のデータ系列は、制御信号Ｃ；ＩＡ−
Ｇ４Ａの順で、順番通りにプログラマブルシフトレジス
タ（２５２）に供給される。レジスタ（２３５）〜（２
３８）にラッチされた第３系列■のデータ系列は、制御
信号ＧＩＡ〜０４Ａの順で、順番通りのプログラマブル
シフトレジスタ（２５３）に供給される。レジスタ（２
４５）〜（２４８）にラッチされた第４系列■のデータ
系列は、制御信号ＣＩＡ−０４Ａの順で、順番通りにプ
ログラマブルシフトレジスタ（２５４）に供給される。

第３図に〜Ｎにプログラマブルシフトレジスタ（２５１
）〜（２５４）に供給される各データ系列ＲＩＡ−Ｒ４
Ａを示し、これらは互いにその位相が揃っていない。こ
れらプログラマブルシフトレジスタ（２５１）〜（２５
４）のシフト量ＳＩＡ。

Ｓ２Ａ、Ｓ３八、Ｓ４Ａの相対値を夫々４．３．２゜１
サンプル周期分に設定する。これらプログラマブルシフ
トレジスタ（２５１）〜（２５４）にはクロックＣＫＩ
Ｉがシフトパルスとして供給される。

かくして、これらプログラマブルシフトレジスタ（２５
１）〜（２５４）から、デジタル映像信号の、画面が水
平方向に４分割され、元の画面の寸法に引き伸ばされる
と共に、その両側にオーバラップ部分の付加された４個
の画面のデジタル信号ＤＡＴＡ＃　ｌ　−ＤＡＴＡ＃　
４　（第３図０−Ｒ及びＳ〜■）が出力される。

斯かる直列−並列変換回路は、使用するメモリが８咽、
即ち従来例の１／４で済むことが分かる。

次ぎに、第４図を参照して、第７図の並列−直列変換回
路（１２８）に通用して好適な回路について説明する。

この第４図の説明に際し、第５図及び第６図のタイムチ
ャートをも参照する。この並列−直列変換回路は、デジ
タル輝度信号Ｙ又はデジタル色度信号ｃｔｕ、ＣＭに対
し各別に設けられる。第７図のコンシール回路（１２７
）からの４チヤンネルのデジタル映像信号（４チヤンネ
ルのデジタル輝度信号Ｙ又は４チヤンネルのデジタル色
度信号Ｃｕ　、　Ｃｓ　）　ＤＡＴ＾＃１〜０＾ＴＡ＃
４（第５図Ｂ及びＤ−Ｇ）が、プログラマブルシフトレ
ジスタ（３５１）〜（３５４）に夫々供給される。これ
らプログラマブルシフトレジスタ（３５１）〜（３５４
）のシフト量ＳＩＢ、Ｓ２Ｂ、Ｓ３Ｂ、Ｓ４Ｂの相対値
は夫々１．２．３．４サンプル周期分である。これらプ
ログラマブルシフトレジスタ（３５１）〜（３５４）に
は１９．２Ｍ１１７．のクロックＣＫＩＩ（第５図Ｃ）
がシフトパルスとして供給される。

読出しアドレスカウンタ（３６４”）にクロックＣＫ　
１１が供給されて、これより読出しアドレスが得られ、
これが１ライン毎にレベルがハイ、ローと変化するライ
ン判別パルスＬＮＩＤ　（第５図Ａ）のインバータ（３
６３）によって反転されたものによって切換制御される
マルチプレクサ（３６６）　　。

（３６７）に供給される。更に、この読出しアドレスは
ＲＯＭ（３６５）に供給されてアドレス変換された後、
マルチプレクサ（３６６）　、　　（３６７）に供給さ
れる。又、アドレスカウンタ（３６４）よりの読出しア
ドレスがＲＯＭ（３６８）に供給されて、これより制御
信号ＧＩＢ−Ｇ４Ｂ（第５図Ｌ〜０）力（出力される。

そして、プログラマブルシフトレジスタ（３５１）〜（
３５４）の出力データ系列ＲＩＢ−Ｒ４Ｂ　（第５図Ｈ
−Ｋ）は、夫々クロックＣＫＩＩが供給されると共に、
入出カイネーブル端子を備えるレジスタ（３１１）〜（
３１４）　、　（３２１）〜（３２４）　。

（３３１）〜（３３４）　、　　（３４１）〜（３４４
）に夫々供給されて、制御１ε号ＧＩＢ−Ｇ４Ｂのタイ
ミングでラッチされる。

プログラマブルシフトレジスタ（３５１）の出力データ
系列ＲＩＢに着目すると、制御信号ＧＩＢのタイミング
で、レジスタ（３１１）に、制御信号０２Ｂのタイミン
グで、レジスタ（３２１）に、制御信号Ｇ３Ｂのタイミ
ングで、レジスタ（３３１）に、制御信号０４Ｂのタイ
ミングで、レジスタ（３４１）に夫々ランチされる。

プログラマブルシフトレジスタ（３５２）の出力データ
系列Ｒ２Ｂに着目すると、制御信号στ下のタイミング
で、レジスタ（３１２）に、制御信号σ了１のタイミン
グで、レジスタ＜３２２　）に、制御信号０４Ｂのタイ
ミングで、レジスタ（３３２）に、制御信号ＧＩＢのタ
イミングで、レジスタ（３４２）に夫々ラッチされる。

プログラマブルシフトレジスタ（３５３）の出力データ
系列Ｒ３Ｂに着目すると、制御信号Ｇ３Ｂのタイミング
で、レジスタ（３１３）に、制御信号ＣＴ下のタイミン
グで、レジスタ（３２３）に、制御信号ＧＩＢのタイミ
ングで、レジスタ（３３３）に、制御信号６２Ｂのタイ
ミングで、レジスタ（３／１３）に夫々ラッチされる。

プログラマブルシフトレジスタ（３５４）の出力データ
ｉ「〒不透列に着目すると、制御信号ζτ下のタイミン
グで、レジスタ（３１４）に、制御信号ＧＩＢのタイミ
ングで、レジスタ（３２４）に、制（ａ１１信号Ｇ２Ｂ
のタイミングで、レジスタ（３３４）に、制御信号Ｇ３
πのタイミングで、レジスタ（３４４）に夫々ランチさ
れる。

即ち、各系列のデータは、レジスタ（３１１’）〜（３
１４”）　、　　（３２１）〜（３２４）　、　　（３
３１）　　〜（３３４）（３４１）〜（３４４）にばら
蒔かれることに成る。

レジスタ（３１１）〜（３１４）の出力データ系列〜Ｇ
４Ｂのタイミングで出力されて、レジスタ（３１５）　
　、　　（３１６）にり１コツクＣＫＩＩのタイミング
でラッチされる。レジスタ（３２１）〜（３２４）の出
力データ系列０２１Ｂ−Ｄ２４Ｂ　（第５図Ｑ）は、制
御信号ＧＩＢ−０４Ｂのタイミングで出力され、レジス
タ（３２５）　、　　（３２６）にクロックＣＫＩＩの
タイミングでランチされる。レジスタ（３３１）〜（３
３４）の出力データ系列０３１Ｂ　−０３４Ｂ　（第５
図Ｒ）は、制御信号ＧＩＢ−０４Ｂのタイミングで出力
され、レジスタ（３３５）　、　　（３３６）にクロッ
クＣＫ　１１のタイミングでラッチされる。レジスタ（
３４１）〜（３４４）の出力データ系列Ｄ　４１８〜０
４４Ｂ（第５図Ｓ）は、制御信号ＧＩＢ−０４Ｂのタイ
ミングで出力され、レジスタ（３４５）。

（３４６）にクロックＣＫＩＩのタイミングでう、、チ
される。

ライトイネーブルパルスＷＥ　（第５図Ｘ）がＯＲゲー
ト（３６１）　、　　（３６２）に供給される。ライン
判別パルスＬＮｒＤがＯＲゲート（３６１）に供給され
ると共に、ライン判別パルスＬＮＩＤのインバータ（３
６３）によって反転されたものがＯＲゲート（３６２）
　　に供給される。ライン判別パルスＬＮＩＤが、出力
制御信号τ下］とされ、ライン判別パルスＬＮＩＤの反
転されたものが、出力制御出力ＯＴＩどされる。

出力制御信号５丁］が、レジスタ（３１５）。

（３２５）　、　　（３３５）　、　　（３４５）に出
力イネーブル信号として供給され、出力制御信号ＯＴ２
が、レジスタ（３１６）。（３２６）　、　　（３３６
）　、　　（３４６）に出力イネーブル信号として供給
される。従って、ライン判別パルスＬＮＩＤがハイレベ
ルのときは、レジスタ（３１５）　、　　（３２５）　
、　　（３３５）　、　　（３４５）の出力データ系列
ＤＩＯＩ　Ｂ、　　Ｄ２０１　Ｂ、　　Ｄ３０１　Ｂ。

Ｄ４０１Ｂ（第５１Ａ′ｌ”〜Ｗ）が、夫々メモリＭ　
ＩＩＢ　。

Ｍ２１Ｂ、　Ｍ３１Ｂ、　Ｍ４１Ｂに夫々供給されて、
ＯＲゲート（３６２）から得られたライトイネーブルパ
ルスＷＥＩによって書き込まれる。又、ライン判別パル
スＬＮＩＤがローレベルのときは、レジスタ（３１６）
　、　　（３２６）　、　　（３３６）　、　　（３４
６）の出力データ系列Ｄ１０２　Ｂ、　　Ｄ２０２　Ｂ
、　　Ｄ３０２　Ｂ、　　ｒ）４０２　Ｂが、夫々メモ
リｘｒｔ２ｓ、　Ｍ２２Ｂ、　Ｍ３２Ｂ、　Ｍ４２Ｂに
供給され°ζ、ＯＲゲート（３６１）から得られたライ
トイネーブルＷＥ２によって書き込まれる。

マルチプレクサ（３６６）からの書込み又は読出しアド
レスが、メモリＭＩＩＢ、　　Ｍ２１Ｂ、　　Ｍ３１Ｂ
。

Ｍ４１Ｂに供給され、マルチプレクサ（３６７）からの
書込み又は読出しアドレスが、メモリＭ　１２Ｂ　。

Ｍ２２Ｂ、　Ｍ３２Ｂ、　Ｍ４２１３に供給される。

第５図Ｙに、各メモリのライ）・アドレスを示し、２、
１２７．２５２．３７７、３．１２８．２５３．３７８
．・・・・の順に成っている。

メモリＭ　ＩＩＢに着目すれば、これにはアドレス２〜
１２６に、第１系列■のデータ系列が、アドレス１２７
〜２５１に第２系列■のデータ系列が、アドレス２５２
〜３７６に第３系列■のデータ系列が、アドレス　３７
７〜５０１に第４系列■のデータ系列が夫々書き込まれ
る。

又、メモリＭＩＩＢ、　Ｍ２１Ｂ、　Ｍ３１Ｂ、　Ｍｌ
ｌｌＢから読み出されたデータ系列が、レジスタ（３１
７）　。

（３２７）　、　　（３３７）　、　　（３４７）に供
給されて、り［１ツクＣＫＩＩ（第６図Ａ）のタイミン
グでラッチされる。メモリＭ１２Ｂ、　　Ｍ２２Ｂ、　
Ｍ３２Ｂ、　Ｍ４２Ｂから読み出されたデータ系列が、
レジスタ（３１８）　。

（３２８）　、　　（３３８）　、　　（３４８）に供
給されて、クロックＣＫ　１１のタイミングでランチさ
れる。各メモリのリードアドレスは、０から順にインク
リメントされる。

レジスタ（３１７）　、　　（３２７）　、　　（３３
７）　、　　（３４７）の出力データ系列Ｄ１０３　Ｂ
、　Ｄ２０３　Ｂ、　Ｄ３０３　Ｂ。

Ｄ４０３Ｂ（第６図Ｃ−ｒ”　）は、夫々タイミング信
号ＯＴ２のタイミングで出力されて、クロックＣＫＩ（
７）供給さレルレシスタ（３ｏｌ）〜（３ｏ４）に、ロ
ードパルスＬＤＩ　　（第６図Ｈ）のタイミングでラッ
チされる。レジスタ（３１８）　、　　（３２８）　。

（３３８）　、　　（３４８）　（７）出力データ系列
Ｄ　１０４　Ｂ　。

Ｄ２０４　Ｂ、　　０３０４　Ｂ、　　Ｄ４０４　Ｂは
、夫々タイミング信号ＯＴＩのタイミングで出方されて
、レジスタ（３０１）〜（３０４）にロードパルスＬｌ
’）１のタイミングでランチされる。

レジスタ（３０１）〜（３０４）の出方データ系列ＤＩ
Ｂ−Ｄ４Ｂ　（第６図１−Ｌ）はマルチプレクサ（３０
０）に供給され、その出方データ系列ＤＯＢ（第６図Ｍ
）がレジスタ（３０５）に供給されて、り１′ＪツクＣ
Ｋ　１１でラッチされる。そして、このレジスタ（３０
５）から１チヤンネルのデジタル映像信号（デジタル輝
度信号Ｙ又はデジタル色度信号Ｃｗ　、　　ＣＮ　）　
ＤＡＴＡ　（第６図Ｎ、Ｏ）が出力サレ、第７図のＤ／
Ａ変換ｒ３（１２９）に供給される。

尚、オーバーランプデータは、メモリへの書込みを行わ
ないことで捨てる。

この第４図の並列−直列変換回路は、メモリの個数が８
個で済み、第１１図の場合の１／４と成る。

尚、画面の分割数ｎは４に限らず、２．３．５゜・・・
・の任怠の数で良い。

トＩ　発明の効果 上述せる本発明によれば、必要なメモリ容量を従来例に
比し、大幅に低減することのできるデジタル映像信号の
並列化処理装置を得ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例としての直列−並列変換回路
を示すブロック線図、第２図及び第３図はその説明に供
するタイミングチャート、第４図は並列−直列変換回路
、第５図及び第６図はその説明に供するタイミングチャ
ート、第７図は本発明を通用して好適なデジタルＶＴＲ
を示すブロック線図、第８図はその映像信号の信号処理
の概念図、第９図は従来の直列−並列変換回路を示すブ
ロック線図、第１０図はその説明に供するタイミングチ
ャート、第１１図は従来の並列−直列変換回路を示すブ
ロック線図、第１２図はその説明に供するタイミングチ
ャートである。 ＭＩＩＡ、　Ｍ１２Ａ、　Ｍ２１Ａ、　Ｍ２２Ａ、　Ｍ
３１Ａ。 Ｍ３２Ａ、Ｍ４１Ａ、Ｍ４２Ａはメモリ、　（２１５）
　　〜（２１Ｂ　）　　、　　（２２５）　　〜　（２
２８）　　、　　（２３５）　　〜　（２３８）。 （２４５）〜（２４８）は夫々レジスタである。

Claims (1)

1. 【特許請求の範囲】 入力デジタル映像信号が供給されて書き込まれる並列接
   続されたｎ対のメモリと、 該ｎ対のメモリから読み出された信号が夫々供給される
   並列接続された夫々がｎ個から成るｎ組みのレジスタと
   から成り、 上記入力デジタル映像信号の画面がｎ分割され、該ｎ分
   割された画面に対応するｎ個の出力デジタル映像信号が
   、上記ｎ組みのレジスタから出力されるようにしたこと
   を特徴とすデジタル映像信号の並列化処理装置。