JPS62212583A - テストシステム自己診断装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、テストシステムの自己診断を行う装置に関す
るものである。

［従来の技術］ ｍ３図は、従来のＬＳ？テスト装置の要部の一例を示す
ブロック図である。第３図において、１１はパターン発
生器（以下ＰＧという）であり、出力端子ａからはテス
トパターンＰ△「が出力されてフォーマツタ（以下ＦＭ
Ｔという）１２の入力端子すに加えられている。このテ
ストパターンＰＡ丁は、タイミング発生器（以下ＴＧと
いう〉１３から加えられるフォーマットクロック「−Ｃ
ＬＫにより変調された後、ドライバ１４を／？　Ｌ、て
テスト対象物（以下ＯＵＴという）１５のビンｄに加え
られている。なお、ＴＧ１３は、ＰＧ１１に所定の周期
のレート信＠　ＲＡ　ＴＥを出力し、１ＭＴ１２にレー
ト信号ＲＡＴＥに同期したフォーマットクロックＦ−Ｃ
ＬＫを出力し、ＣＭＰ１７にストローブＳ　’ｒ　Ｒ１
３を出力している。ＤＬＩＴ１５は、テストパターンＰ
　Ａ　Ｔが加えられるとＤｔＪＴｉ５内部のデ（レーか
経過した後に応答パターンＤ−ＯｔＪ　Ｔをビンｅから
出力する。応答パターンＤ−ＯＵＴは、レベルコンパレ
ータ１６を介してデジタルコンパレータ（以下ＣＭＰと
いう）１７の入力端子ｆに加えられている。１８はＰＧ
ｌｌの出力端子９からテストパターンＦＡＴと同時に出
力される期待パターンＥＸＰＴに対してシステムディレ
ーを補正づるための所定のディレーを与えるディレーラ
イン（以下ＤＬという）であり、その出力Ｏｔ１子はＣ
ＭＰ１７の入力端子りに接続されている。

これにより、ＣＭＰ１７はＰＧｌｌから加えられる明時
パターンＥＸＰＴと応答パターンＤ−ＯＵ　Ｔに対応し
たデジタル信号とを比較し、比較データＣ−０ＵＩ−を
ＰＧｌｌの入力端子ｉに加える。

なお、システムディレーとは、ＤＵＴ１５の端子ｄ、ｅ
間を短絡した状態でＣＭＰ１７の一方の入力端子ｆに加
えられるテストパターンＦ　Ａ　Ｔと他方の入力端子り
に加えられる期待パターン［ＥＸＰＴとの位相差をいい
、ＤＬ１８はこれらＣＭＰ１６の一方の入力端子ｆに加
えられるテストパターンＰ　Ａ　１’と他方の入力端子
りに／１０えられる明待パターンＥＸＰＴとのタイミン
グを一致さＶるために用いられている。

ところで、このようなテストシステムにおいて、１ＭＴ
１２やＣＭＰ１６自体が故障すると、正常なテスト動作
が行われないことになる。

［発明が解決しようとする問題点１ しかし、従来のテストシステムでは、これらＦＭＴｌ　
２やＣＭＰ１７白体の故障を効率よく迅速に診Ｉｇｉす
るための工夫はなされておらず、故障診断に相当の工数
を要するという欠点があった。

本発明は、このような点に首目してなされたもので、そ
の目的は、比較的簡単な構成で迅速に１１１（陣診断が
行えるテストシステム自己診ＶＪＩ装置を提供すること
にある。

［問題点を解決するための手段］ このよう７７目的を達成する本発明は、パターン発生器
から加えられるテストパターンをタイミング発生器から
加えられるフォーマットクロックにより変調してテスト
対栄物に加えるフォーマツタと、テスト対象物から得ら
れる応答パターンとテストパターンに対応してパターン
発生器から出力される期待パターンとを比較して比較デ
ータをパターン発生器に出力するコンパレータとを含む
テストシステムにおいて、テストシステムの動作モード
をテストモードと診断モードに切り換える手段と、診１
１７ｉ’Ｅ−ド設定時に診断用のテストパターンとフォ
ーマツ１〜りＤツクをフォーマツタに加える手段と、診
断モード設定時にフォーマツタから出力されるテストパ
ターンおよび診断用のテストパターンのいずれかと期待
パターンをコンパレータに１１１１える１段と、診断モ
ード設定時にフォーマツタから出力されるテストパター
ンとコンパレータから出力される比較データを取り込み
フォーマツタおよびコンパレータの動作を診１ｇｉする
手段とを設けたことを特へとする。

［実施例］ 以下、図面を用いて本発明の実施例を詳細に説明する。

第１図は本発明の一実施例の要部を示すブロック図であ
り、第３図と同一部分には同−符８を付けている。第１
図において、１８は各部の動作を制御するとともに本発
明に係るテストシステムの自己診１９ｉ＃Ｊ作を１ｔＩ
ＩＪ御する機能を有する演粋制御ユニット（以下ＣＰＵ
という）であり、データ線１〕０−Ｄ２およびライト／
リード信号Ｉ！ｉｌ　Ｗ　／　Ｒを介してレジスタ１９
に接続されるとともに、データ１１ＤＯ−Ｄ４およＵラ
イト／’）−ド信号ｔ＠　Ｗ　／　Ｒを介してゲート２
０に接続されている。レジスタ１９には、ＣＰＵ１８か
らデータ線Ｄｏ〜Ｄ２を介して送出される診断用の期待
パターンＥ　Ｘ　Ｐｒ　。

フォーマットクロックＦ　−ＣＬ　Ｋおよびテストパタ
ーンＦ　Ａ　Ｔの各データがＣＰＵ１８からライト／リ
ード信号ｆｎＷ／Ｒを介して加えられるライト信号Ｗに
従って格納される。レジスタ１つに格納された診断用の
期待パターンＥＸＰＴ、データフォーマットクロックＦ
　−ＣＬ　Ｋおよびテストパターン１１　Ａ　Ｔの各デ
ータはそれぞれオアゲートＯＧＯ〜ＯＧ２の一方の入力
＋Ｆｉ：子に加えられている。

なお、オアゲートＯＧＯの他方の入力端子にはＰＧｌｌ
の出力端子９から期待パターンＥＸＰＴが加え１うれ、
オアゲートＯＧ１の他方の入力端子にはＴＧ１３からフ
ォーマットクロックＦ　−ＣＬ、　Ｋが加えられ、副ア
ゲートＯＧ２の他方の入力端子にはＰＱｌｌの出力端子
ａからテストパターンＰ△Ｔが加えられている。オアゲ
ートＯＧＯの出力端子はＣＭＰ１７の−ｈの入力端子に
接続されるとともにゲート２０を介してデータ線ＤＯに
接続され、オアゲートＯＧ１．０Ｇ２の出力端子はＦＭ
Ｔｌ２の入力０’Ａ　”１″−に接続されるとともにゲ
ー１−２０を介してデータ線ＤＩ、Ｄ２に接続されてい
る。ＦＭ’１１２の出力ｉ！−タは、例えばＣＰＵ　１
８から加えられる制御信号５ＥＬ−Ａに従って駆動され
るマルチブレクＩｆ（以下ＭＬＪＸという）２１を介し
てドライバ１４に加えられるとともに、例えばＣＰＵ１
８から加えられる制御信号５ＥＬ−Ｂに従って駆動され
るＭＵＸ２２の一方の入力端子に加えられている。ＭＵ
Ｘ２２の他方の入力端子にはレベルコンパレータ１６の
出力データが加えられている。このＭＵＸ２２の出力デ
ータはＣＭＰ１７の他方の入力端子に加えられるととも
にゲート２０を介してデータＦＩＩＤ３に加えられてい
る。ＣＭＰ１７の出力データＣ−ＯｔＪ　’Ｉ−はＰＧ
ｌｌの入力端子ｉに加えられるとともにゲート２０を介
してデータ線Ｄ４に加えられている。なお、ゲート２０
はＣＰＩＪ　１　Ｂからライト／リード信号線Ｗ／Ｒを
介して加えられるリード信ＲＲに従ってイネーブル状態
になり、レジスタ１９と相補的に動作することになる。

このように構成された装置にＪ３１．フるＦＭＴｌ２と
ＣＭＰ１７の診１ＩｉｌＩＪ作について、第２図のタイ
ミングチャートを用いて説明する。

第２図におイテ、（ａ）はＣＰＬノ１８からＦＭＴｌ２
に加えられるテストパターンＦ　Ａ　Ｔを示し、（ｂ）
はＣＰＵ１８からＦＭＴｌ　２に加えられるフォーマッ
トクロックＦ　−ＣＬ　Ｋを示し、（Ｃ）はＦＭＴｌ２
から出力されるリターンゼロ（以下ＲＺという）のテス
トパターンを示し、（ｄ）はＦＭＴｌ２から出力される
ノンリターンゼロ（以下ＮＲ７という）のテストパター
ンを示し、（ｅ）はＲＺテストパターンに対応してＣＰ
ＬｌｌＢからＣＭＰ１７に加えられる期待パターンＥＸ
ＰＴ１を示し、（ｔ）はＮＲＺテストパターンに対応し
てＣＭＰ１７に加えられる期待パターンＥＸＰＴ２を示
している。

診断モードに設定することによってＰＧｌｌおよびＴ　
Ｇ　１３からのＤＵＴｌ　５のテストを実行するための
各パターンの送出は禁止され、診断用の各パターンがＣ
ＰＬｌｌＢから出力されることになる。

まず、ＣＭＰ１７は、基本的にはオアゲートＯＧ　Ｏの
出力データとＭ　ＬＪ　Ｘ　２２の出力データとのＩＪ
Ｐ他的論坤和を出力づる論理回路として構成されている
。従って、ＣＰＵ１８からＣＭＰ１７に加えられる期待
パターンＥ　Ｘ　Ｐ　’ｒとＣＰＵ１８により読み取ら
れるＭＬＪＸ２２の出力データの対応関係から、ＣＭＰ
１７の動作の良否を診断することができる。

次に、ＦＭＴｌ２の動作の診断について説明する。この
場合、Ｍ　Ｕ　Ｘ　２２はＭ　Ｕ　Ｘ　２１の出力デー
タを選択的に出力するように設定しておく。そして、例
えばＭＵＸ２１からＲＺパターンが出力されるように設
定されている場合には期待パターンとしてＥＸＰＴｌを
加える。これにより、ＦＭＴｌ２で正しくＲＺパターン
が生成されていれば各区間Ｔ１〜ＴｎにおけるＣＭＰ１
７の出力データＣ・−ＯＵ　Ｔは“ト：゛レベルになる
。従って、各区間でｃｐｕｉｓにより読み取られるＣＭ
Ｐ１７の出力データＣ−０ＵＴが゛トビレベルにな９て
いるか否かによってＦＭＴｌ２の動作の良否を診ｆ９ｉ
’ｌることができる。また、ＭＵＸ２１からＮＲＺパタ
ーンが出力されるように設定されている揚杏には期待パ
ターンとしてＥＸＰＴ２を加える。

これにより、ＦＭＴｌ２で正しくＮＲＺパターンが生成
されていれば各区間下１〜Ｔｎにお番ブるＣＭ　Ｐ　１
７　（７）　出力テ−タＣ−ＯＵ　Ｔ　ハＲＺパターン
のときと同様に“１」゛ルベルになる。従って、各区間
でＣＰＵ”１８により読み取られるＣＭＰ１７の出力デ
ータＣ−０ＵＴが°“１」゛ルベルになっているか否か
によってＦ〜ｌＴ１２の動作の良否を診断づ゛ることか
できる。

また、このような構成によれば、各オアゲートの出力デ
ータを常にＣＰ　Ｕに取り込んでいるので、通常のデス
トモードにおいてＰＧやＴＧから出力されるパターンを
モニターすることによりこれらの動作状態を把握するこ
ともできる。

なお、上記実ＦＭ例ではＣＰＬ１１８かＩう直接各種の
診断用パターンを出力するとともに各部の出力データを
取り込んで診断を行う例を示したが、これら各機能を少
数の回路に分散してこれら各回路をＣＰＵで統轄ル制御
づるようにしてもよい。

７７お、上記実施例では、１−８ｒテス１〜装置の例に
ついて説明したが、その他の同種のパターンを用いたテ
スト択蒼にも適用できるものである。

［発明の効果］ 以上説明したように、本発明によれば、比較釣部Ｉｎな
構成で迅速に故障診断が行えるテストシステム自己診断
装置が実現でき、実用上の効果は大きい。

【図面の簡単な説明】

第１図は本発明の一実施例の要部を示Ｊ７「１ツク図、
第２図は第１図の動作を説明するためのタイミングチャ
ート、第３図は従来の回路の要部の−ＩＮを示すブロッ
ク図である。 １２・・・フォーマツタ（ＦＭＴ）　、１６・・・コン
パレータ（ＣＭＰ）　、１８・・・・・・演障制御ユニ
ット（ＣＰ（Ｊ）　、１９・・・レジスタ、２０・・・
グーｉ〜、２１．２２・・・マルチプレクサ。 一二、・′

Claims (1)

【特許請求の範囲】
1. パターン発生器から加えられるテストパターンをタイミ
   ング発生器から加えられるフォーマットクロックにより
   変調してテスト対象物に加えるフォーマッタと、テスト
   対象物から得られる応答パターンとテストパターンに対
   応してパターン発生器から出力される期待パターンとを
   比較して比較データをパターン発生器に出力するコンパ
   レータとを含むテストシステムにおいて、テストシステ
   ムの動作モードをテストモードと診断モードに切り換え
   る手段と、診断モード設定時に診断用のテストパターン
   とフォーマットクロックをフォーマッタに加える手段と
   、診断モード設定時にフォーマッタから出力されるテス
   トパターンおよび診断用のテストパターンのいずれかと
   期待パターンをコンパレータに加える手段と、診断モー
   ド設定時にフォーマッタから出力されるテストパターン
   とコンパレータから出力される比較データを取り込みフ
   ォーマッタおよびコンパレータの動作を診断する手段と
   を設けたことを特徴とするテストシステム自己診断装置
   。