JPS62211960A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ＧａＡｓなどからなる半絶縁性材料で基板
を形成したＭ　ＥＳ　Ｆ　Ｅ　Ｔ　（Ｍｅｔａｌ−３ｅ
ｍｉｃ。

ｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　１Ｅｆｆｅｃｔ　Ｔｒａ
ｎｓｉｓｔｏｒ）などの半導体装置の製造方法に係り、
特に、ショートチャネル効果の低減などに関する。

〔従来の技術〕

一般に、ＧａＡｓなどからなる半絶縁性基板を用いたＭ
ＥＳＦＥＴは、たとえば、第３図のＡ〜Ｄに示す各工程
によって製造される。すなわち、第３図のＡに示すよう
に、ＧａＡｓなどからなる半絶縁性材料で形成された基
板２に、低濃度の一導電型、たとえば、ｎ型の半導体層
４を形成する。

次に、第３図のＢに示すように、半導体層４０表面に選
択的に金属を蒸着してゲート電極６を設置する。

次に、第３図のＣに示すように、ゲート電極６をマスク
として半導体層４に向けて、たとえば、Ｓｉイオン８を
注入し、第３図のＤに示すように、ゲート電極６の下層
部を除く他の部分に高濃度の一導電型の半導体領域とし
てのソース領域１０およびドレイン領域１２を形成し、
これらソース領域１０およびドレイン領域１２の形成に
よって、ソース領域１０とドレイン領域１２との間にチ
ャネル領域１４が形成される。

そして、ソース領域１０にはソース電極１６、ドレイン
領域１２にはドレイン電極１８を金属蒸着によって形成
して、ＭＥＳＦＥＴが形成される。

〔発明が解決しようとする問題点〕

ところで、このようにして形成されたＭＥＳＦＥＴにつ
いて、チャネル領域１４のチャネル長しに対するスレシ
ュホールド電圧Ｖ　’Ｔ　Ｈは、第４図に示すような関
係がある。

第３図に各工程を示した製造方法で製造されたＦＥＴで
は、ソース直列抵抗を低減するためにゲート電極６に隣
接して高濃度の半導体層、たとえばｎ１層からなるソー
ス領域１０およびドレイン領域１２が形成される。この
結果、深く厚いｎ゛層からなるソース領域１０およびド
レイン領域１２の間に短い長さを持つチャネル領域１４
が形成されると、ドレイン・ソース間に加えられた電位
差によってチャネル領域下のポテンシャル分布が大きく
変化を受けやすくなり、その結果、僅かなチャネル長■
、の変化ΔＬに対してスレシュホールド電圧Ｖ７１．に
大きな変化ΔＶＴＭを生じるショートチャネル効果が生
じ、このショートチャネル効、釆のため、製造上スレシ
ュホールド電圧■ア□に不揃いが生じる。

また、ＦＥＴでは、第５図の２１　、ａ　２　、ａ’３
に示すように、ゲート電圧を；々ラメータとしてドレイ
ン電圧Ｖｄに応じてドレイン電流■４が変化する静特性
を持っている。このような静特性において、チャネル長
しが短い場合、ドレインコンダクタンスが大きくなり、
第５図のａＩ′、ａ２′、ａ３′に示すように、ドレイ
ン電流■６がドレイン電圧ｖｄに従って増加する傾向を
呈する。負荷特性は、定電流源負荷の場合、第５図のｂ
に示すようになり、また、抵抗負荷の場合、第５図のＣ
に示すようになる。いずれの負荷の場合においても、シ
ョートチャネル効果を生じているドレインコンダクタン
スの大きいＦＥＴを用いてインバータを構成した場合、
第６図のｄに示すショートチャネル効果を持たない場合
の入出力特性に比較して、第６図のｅに示すように、傾
斜が緩やかな入出力特性となってスイッチング領域が不
明確となり、スイッチング入力に応じて正確なスイッチ
ング出力が得られない不都合を生じる。

そこで、この発明は、ショートチャネル効果を低減した
半導体装置の製造方法の提供を目的とする。

〔問題点を解決するだめの手段〕

この発明の半導体装置の製造方法は、第１図および第２
図に示すように、基板２０の表面層に一導電型の高濃度
の半導体層２２を形成するとともに、この半導体層２２
の表面に保護膜（窒化膜２４、レジスト膜４６）を設置
する工程と、保護膜（窒化膜２４、レジスト膜４６）に
選択的に開口２６．４８を形成した後、この開口２６．
４８を基準にして半導体層２２を選択的に除去する工程
と、半導体層２２が除去された部分（開口２８、凹部５
０）の基板２０の表面層に低濃度の半導体層３０を形成
する工程とを経て半導体装置を製造するものである。

〔作　　　用〕

この発明の半導体装置の製造方法は、基板２０に形成さ
れた高濃度の半導体層２２のチャネル領域３２を設定す
る部分を削り取った後、その部分に低濃度の半導体層３
０を形成することを特徴とするものであり、チャネル領
域３２の長さしは、高濃度の半導体１？！’２２を削り
取る範囲に応じて任意に設定でき、所望のチャネル長り
を得ることが可能である。

そして、チャネル領域３２は、高濃度の半導体層２２に
よって形成されるソース領域３４およびドレイン領域３
６より下層に位置することになるので、チャネル領域３
２の下層に高濃度の半導体層が迫って来ることを確実に
防止できる。

したがって、この発明の半導体装置の製造方法によれば
、確実にショートチャネル効果を除くことができる。

〔実　施　例〕

以下、この発明の半導体装置の製造方法を図面に示した
実施例を参照して説明する。

（第１実施例） 第１図は、この発明の半導体装置の製造方法の第１実施
例を工程順に示す。

第１図の八に示すように、ＧａＡｓなどからなる半絶縁
性材料で形成された基板２０に、高濃度の一導電型、た
とえば、ｎ型の半導体層２２を形成する。

次に、この半導体層２２の表面に、第１図のＢに示すよ
うに、保護膜としての窒化膜２４を設置するとともに、
窒化膜２４に対してチャネル部分に開口２６を形成する
。窒化膜２４は、５ｉＸＮ。

またはＳｉ３Ｎ４で形成するものとする。

次に、第１図のＣに示すように、開口２６を基準にして
開口２６から半導体層２２の一部をエツチングなどの手
段で除去して半導体層２２に開口２８を形成し、その開
口２８から基板２００表面を露出させる。

次に、第１図のＤに示すように、開口２６．２８から基
板２０に対してその表面層に低濃度の一導電型、たとえ
ば、ｎ型の半導体イオンとしてＳｉ”イオン８を注入し
、基板２０の表面層に低濃度の半導体層３０を選択的に
形成する。この結果、半導体層２２によって得られたソ
ース領域３４およびドレイン領域３６に対して、半導体
層３０によってチャネル領域３２が形成される。

次に、たとえばアルシンガス雰囲気中で８００℃２０分
のアニールを行った後に、第１図の已に示すように、開
口２６．２日に対して金属を蒸着させて、ゲート電極４
０を形成した後、窒化膜２４を選択的に除去して、ゲー
ト電極４０に対して窒化膜２４を挟んで半導体層２２を
露出させる。

そして、第１図のＦに示すように、露出させた半導体層
２２の表面に金属を蒸着させて、ソース電極４２および
ドレイン電極４４を設置して、ＦＥＴが得られる。

したがって、このような工程を経て得られるＦＥＴでは
、基板２０に形成された高濃度の半導体層２２によるソ
ース領域３４およびドレイン領域３６に対して、半導体
層２２を除いて基板２０に形成した低濃度の半導体層３
０によってチャネル領域３２が形成されるので、チャネ
ル領域３２を形成する半導体層３０は、高濃度の半導体
層２２を削り取る大きさに応じて任意に設定でき、所望
のチャネル長１．を得ることが可能である。

また、チャネル領域３２は、高濃度の半導体層２２０部
分より下層に位置しており、すなわち、高濃度の半導体
層２２ばチャネル領域３２の上部に存在するので、ショ
ートチャネル効果を確実に低減でき、良好な電界効果特
性が得られる。

（第２実施例） 第２図は、この発明の半導体装置の製造方法の第２実施
例を工程順に示す。

第２図の八に示すように、ＧａＡｓなどからなる半絶縁
性材料で形成された基板２０に、高濃度の一導電型、た
とえば、ｎ型の半導体層２２を形成する。

次に、この半導体層２２の表面に、第２図のＢに示すよ
うに、第１実施例の保護膜としての窒化膜２４に対応し
てレジスト膜４６を設置し、このレジスト膜４６に対し
てチャネル部分に開口４８を形成する。

次に、第２図のＣに示すように、開口４８を基準にして
半導体層２２とともに半導体層２２の下層部における基
板２０の一部をエツチングなどの手段で除去し、基板２
０の表面に開口４８に合致した凹部５０を形成する。

次に、第２図のＤに示すように、レジスト膜４６を除い
た後、半導体層２２の表面に対して低濃度の一導電型、
たとえば、ｎ型の半導体イオンとしてＳｉ＋イオン３８
を注入し、基板２０に形成された凹部５０に低濃度の半
導体層３０を形成する。この結果、半導体層２２によっ
て形成されるソース領域３４およびドレイン領域３６に
対して、半導体層３０によってチャネル領域３２が形成
される。

次に、第２図のＥに示すように、基板２００表面を全面
的に覆う窒化膜５２を設置する。この窒化膜５２は、第
１実施例と同様に、５ｉＸＮ、または５ｔｌＮ４で形成
するものとする。

次に、第２図のＦに示すように、リソグラフィによって
、凹部５０の部分の窒化膜５２を除いて開口５４を形成
する。

次に、第２図のＧに示すように、開口５４に対して金属
を蒸着させて、ゲート電極４０を形成した後、窒化膜５
２を選択的に除去して、ゲート電極４０に対して窒化膜
５２を挟んで半導体層２２を露出させる。

そして、第２図のＨに示すように、露出させた半導体層
２２の表面に金属を蒸着させて、ソース電極４２および
ドレイン電極４４を設置して、ＦＥＴが得られる。

したがって、このような工程を経て得られるＦＥＴでは
、第１実施例によって得られたＦＥＴと同様に、基板２
０に形成された高濃度の半導体層２２のチャネル領域と
する部分を削り取った後、その部分に低濃度の半導体層
３０を形成するので、チャネル領域３２は、高濃度の半
導体層２２を削り取る大きさに応じて任意に設定でき、
所望のチャネル長りを得ることが可能である。

また、この実施例のようにしても、高濃度の半導体層２
２はチャネル領域３２の上層に存在するので、ショート
チャネル効果を確実に低減でき、良好な電界効果特性を
得ることができる。

〔発明の効果〕

以上説明したように、この発明によれば、基板に形成さ
れた高濃度の半導体層のチャネル領域とする部分を削り
取った後、その部分に低濃度の半導体層を形成するので
、チャネル領域の長さは、高濃度の半導体層を除く範囲
に応じて設定でき、所望のチャネル長を得ることが可能
であるとともに、ソースおよびドレインとなる高濃度の
半導体層をチャネル領域より上層に位置させることがで
きるので、ショートチャネル効果を確実に低減でき、良
好な電界効果特性を得ることができる。

【図面の簡単な説明】

第１図はこの発明の半導体装置の製造方法の第１実施例
を示す図、第２図はこの発明の半導体装置の製造方法の
第２実施例を示す図、第３図は一般的な半導体装置の製
造方法を示す図、第４図はＦＥＴにおけるチャネル長に
対するスレシュホールド電圧特性を示す図、第５図はＦ
ＥＴの静特性を示す図、第６図は第３図に示した製造方
法によって製造されたＦＥＴおよび理想的な入出力特性
を示す図である。 ２０・・・基板、２２・・・高濃度の半導体層、２４・
・・保護膜としての窒化膜、３０・・・低濃度の半導体
層、４６・・・保護膜としてのレジスト膜。 半導体層 第１図 ２図 １コ−− 田Ｒ鴫−

Claims (1)

1. 【特許請求の範囲】 基板の表面層に一導電型の高濃度の半導体層を形成する
   とともに、この半導体層の表面に保護膜を設置する工程
   と、 前記保護膜に選択的に開口を形成した後、この開口を基
   準にして前記半導体層を選択的に除去する工程と、 前記半導体層が除去された部分の基板の表面層に低濃度
   の半導体層を形成する工程とを経て半導体装置を製造す
   ることを特徴とする半導体装置の製造方法。