JPS6220451A - 符号変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は符号変換装置に関し、特に調歩式符号を用いる
データ端末等と同期符号を伝送するデータ伝送装置等と
の間を速度比１対１で相互符号変換する符号変換装置に
関する。

〔従来技術とその問題点〕

従来、この種の符号変換装置では、非同期調歩式符号を
同期式符号へ変換するには、調歩式符号の符号長及び伝
送速度をスイ・ッチ選択等の手段によって設定する必要
があった。したがって、構造が複雑になるという欠点が
あった。

〔問題点を解決するための手段〕

本発明の目的は、符号変換にあたり、調歩式符号の符号
長及び伝送速度の設定の不必要な符号変換装置を提供す
ることにある。

本発明の符号変換装置は、非同期調歩式符号を同期式符
号へ変換する符号変換装置において、同期伝送装置等か
ら供給される送信タイミングパルスの繰返し周期を前記
タイミングパルスより充分高い繰返し周波数をもつクロ
ックパルスでカウントし、カウント値の１／２を、前記
クロ・ツクパルスを入力としカウント値を設定可能なカ
ウンタへ出力し非同期調歩式符号のサンプリングクロッ
クを発生させる手段と、非同期調歩式符号の開始符号（
スタートビット）を検出し前記カウンタをリスタートさ
せる手段とを備えることを特徴としている。

〔実施例〕

第１図は、本発明の一実施例を示すブロック図である。

この符号変換装置は、調歩式符号を用いるデータ端末と
、同期符号を伝送するデータ伝送装置との間に設けられ
ている。符号変換装置は、データ端末から入力される調
歩式符号（ＡＳＤ）１から開始符号（スタートビット）
を検出しサンプリングパルスを発生するスタートビット
検出回路６と、調歩式符号１からブレークコードを検出
するブレークコード検出回路７と、直列に入力される調
歩式符号をサンプリングし並列に出力する直列入力並列
出力シフトレジスタ８と、このシフトレジスタからのサ
ンプリングデータを記憶する並列入力並列出力ファース
トインファーストアウトメモリ　（Ｆ　Ｉ　ＦＯメそり
）９と、このメモリから読出され並列に入力されるサン
プリングデータを直列に出力する並列入力直列出力レジ
スタ１０と、データ端末からの送信要求（ＡＲ３）２を
遅延させ、遅延した送信要求（ＳＲＳ）５としてデータ
伝送装置に送る送信要求遅延回路１１とを備えている。

スタートビット検出回路６がらのサンプリングパルスは
、ブレークコード検出回路７及び直列入力並列出力シフ
トレジスタ８に入力され、ブレークコード検出回路７の
出力は、レジスタ１０に入力される。このレジスタ１ｏ
がらは、同期符号化された符号（ＳＳＤ）３が出力され
る。データ伝送装置からは、送信タイミングパルス（Ｓ
Ｔ２）４が、スタートビットキ★出回路６．ＦＩＦ○メ
モリ９及びレジスタ１０にそれぞれ入力される。また、
ＦＩＦＯメモリ９からは、メモリが空の状態であること
を示す信号が送信要求遅延回路１１に入力される。

第２図は、スタートビット検出回路６の一例を示す回路
図である。このスタートビット検出回路では、第１のカ
ウンタ１５は、送信タイミングパルス（ＳＴ２）４の立
上り変化点でレジスタ１４にラッチされると同時にリセ
ットされ再びカウントを開始する。第１のカウンタ１５
は、タイミングパルス４の繰返し周期よりも充分高い繰
返し周期をもつクロックパルス（ＨＣＬＫ）３０でカウ
ントする。第２のカウンタ１３のカウント値はレジスタ
１４の出力により設定される。レジスタ１４の出力は第
１のカウンタ１５の出力の１／２でありかつ１の補数で
ある。第２のカウンタ１３はカウント設定値よりカウン
トを開始しフルカウントすると再びカウント設定値から
カウントを開始する。第２のカウンタ１３も、第１のカ
ウンタ１５と同様に、クロックパルス（ＨＣＬＫ）３０
でカウントする。第２のカウンタ１３は、カウンタ出力
（ＳＣＬＫ２）２９を出力する。

レジスタ１２により調歩式符号入力（ＡＳＤ）１の立上
り変化点すなわちスタートビットが検出されると、この
スタートビット（ＳＴＡＲＴ）２８はカウンタ１３をリ
スタートさせ、これにより符号を構成すると各ビットを
読込むサンプリングパルス（ＳＣＬＫ）２０が発生され
る。シフトレジスタ１６は調歩式符号を構成するビット
数と同数の段数で構成され、サンプリングパルス２ｏで
シフトする。ＦＩＦＯメモリ９のための書込パルス（Ｆ
　Ｉ　ＦＯＷＲ）２１は終止符号（ストップビット）サ
ンプル後出力される。

第３図は、ブレークコード検出回路７の一例を示す回路
図である。シフトレジスタ１７で、ある一定ビツト数（
例えば符号構成ビット数＋３）以上連続してブレイクコ
ード（スタート極性の連続）を検出した場合は出力（Ｂ
ＲＫ）２４を。ＦＦ（“０”）にする。出力２４がＯＦ
Ｆとなる区間は最低、シフトレジスタ１８の段数と同じ
である（例えば符号構成ビット数Ｘ２＋３）。

第４図は、送信要求遅延回路１１の一例を示す回路図で
ある。データ伝送装置へ出力される送信要求（ＳＲ３）
５は非同期側送信要求（ＡＲ３）２がＯＮすると同時に
ＯＮＬ、非同期側送信要求２が０ＦＦＬ且っＦＩＦＯメ
モリ９が空になってから符号構成ビット数シフトレジス
タ１９のデータをシフトした後ＯＦＦする。なお図中、
信号（ＭＥＭＰ）２３は、ＦＩＦｏメモリ９が空の状態
を示す信号である。

第５図は、符号変換部（第１図の直列入力並列出力シフ
トレジスタ３．ＦＩＦ○メモリ９及び並列入力直列出力
レジスタ１０）の−例の回路図を示す。調歩式符号（Ａ
ＳＤ）ｌはサンプリングパルス（ＳＣＬＫ）２０により
シフトレジスタ２５に入力されシフトされる。符号構成
ビ・ノド数と同数のサンプリングを行った後、論理ゲー
ト３１でスタートビット及びストップビットを照合し検
出された場合はＦＩＦＯメモリ２６へ書込パルスを送り
、サンプリングデータを記憶させる。ＦＩＦＯメモリ出
力はシフトレジスタ２７で同期化され同期符号（ＳＳＤ
）３として出力される。カウンタ３２は調歩式符号構成
ビット数と間数のパルスをカウントするカウンタであり
、一定周期でＦＩＦ○メモリ２６からデータを読出す、
ＦＩＦＯメモリ２６はメモリ内が空の時は信号（ＭＥＭ
Ｐ）２３をＯＮ（“１”）にし、出力データは全てＯＮ
（“１″）になるものとする。

第６図に調歩式符号（ＡＳＤ）１とサンプリングパルス
（ＳＣＬＫ）２０の関係を示す。送信タイミングパルス
（Ｓｒ１）４の１７２周期でカウントする第２のカウン
タ１３のカウンタ出力（ＳＣＬＫ２）２９は、スタート
ビット（ＳＴＡＲＴ）２８検出時リスタートし、１，３
，５．７・・・番目のパルスで各ビットをサンプルする
。第６図で示す様に送信タイミングパルス（Ｓｒ１）と
同一周期をもつサンプリングパルス（ＳＣＬＫ）２０は
符号構成ビットのほぼ中央をサンプルすることができる
。

〔発明の効果〕

以上説明したように本発明は、送信タイミングパルス（
Ｓｒ１）の繰返し周波数を測定しサンプリングパルスを
発生させ調歩式符号をサンプルすることにより符号速度
の設定をすることなく調歩式符号を同期符号へ変換でき
る効果がある。

【図面の簡単な説明】

第１図は、本発明の一実施例を示すブロック図、第２図
は、サンプリングパルス発生回路を含むスタートビット
検出回路６の一例を示す回路図、第３図は、ブレークコ
ード検出回路の一例を示す回路図、 第４図は、送信要求遅延回路の一例を示す回路図、 第５図は、符号変換部の一例を示す回路図、第６図は、
調歩式符号入力とサンプリングパルスの関係を示すタイ
ムチャートである。 １・・・・・入力調歩式符号 ２．５・・・送信要求信号 ３・・・・・同期符号化された符号 ４・・・・・送信タイミングパルス ６・・・・・スタートビット検出回路 ７・・・・・ブレークコード検出回路 ８・・・・・直列入力並列出力シフトレジスタ ９・・・・・並列入力並列出力ＦＩＦＯメモリ １０・・・・並列入力直列入力シフトレジス１１・・・
・送信要求遅延回路 １２．１４・レジスタ １３・・・・第２のカウンタ １５・・・・第１０カウンタ

Claims (1)

【特許請求の範囲】
1. （１）非同期調歩式符号を同期式符号へ変換する符号変
   換装置において、同期伝送装置等から供給される送信タ
   イミングパルスの繰返し周期を前記タイミングパルスよ
   り充分高い繰返し周波数をもつクロッククパルスでカウ
   ントし、カウント値の１／２を、前記クロックパルスを
   入力としカウント値を設定可能なカウンタへ出力し非同
   期調歩式符号のサンプリングクロックを発生させる手段
   と、非同期調歩式符号の開始符号（スタートビット）を
   検出し前記カウンタをリスタートさせる手段とを備える
   ことを特徴とする符号変換装置。