RU2260907C2 - Преобразователь кода - Google Patents
Преобразователь кода Download PDFInfo
- Publication number
- RU2260907C2 RU2260907C2 RU2003117239/09A RU2003117239A RU2260907C2 RU 2260907 C2 RU2260907 C2 RU 2260907C2 RU 2003117239/09 A RU2003117239/09 A RU 2003117239/09A RU 2003117239 A RU2003117239 A RU 2003117239A RU 2260907 C2 RU2260907 C2 RU 2260907C2
- Authority
- RU
- Russia
- Prior art keywords
- input
- output
- clock
- counter
- converter
- Prior art date
Links
Images
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
Изобретение относится к вычислительной технике и может быть использовано в системах передачи цифровой информации. Техническим результатом является расширение функциональных возможностей. Преобразователь кода входной самосинхронизирующейся последовательности импульсов в бинарный код с сигналом стробирования слова содержит элемент ИЛИ-НЕ, два счетчика, счетный триггер с R-входом, выход второго разряда которого является выходом стробирования преобразователя. 2 ил.
Description
Изобретение относится к вычислительной технике и может быть использовано в системах передачи цифровой информации.
Известен преобразователь кода (см. А.С. СССР №1495998 от 14.12.87, МКИ: Н 03 М 5/12, \Преобразователь кода\, А.А.Гаришин, опубл. 23.07.89, Бюл. №27), содержащий первый элемент задержки, вход которого является входом преобразователя, а первый выход соединен с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого является первым выходом преобразователя, инверсный выход триггера соединен с вторым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ. Прямой выход триггера является вторым выходом преобразователя. Выход элемента РАВНОЗНАЧНОСТЬ соединен непосредственно с первым входом элемента И, через второй элемент задержки с вторым входом элемента И, выход которого соединен с входом синхронизации триггера, информационный вход которого объединен с первым входом элемента РАВНОЗНАЧНОСТЬ и с входом первого элемента задержки, второй выход которого соединен с вторым входом элемента РАВНОЗНАЧНОСТЬ.
Недостатком известного преобразователя кода является сложность схемы, обусловленная наличием большого количества соединений между элементами.
Наиболее близким по совокупности существенных признаков к заявляемому изобретению является преобразователь кода (см. статью В.П.Климова, И.М.Казанова, И.Л.Вишнякова. "Структуры декодирующих устройств оптических каналов" в сборнике статей "Электронная техника в автоматике", под ред. Ю.И.Конева, выпуск 17. - М.: Радио и связь, 1985 г., с.256, рис.1,а), содержащий элемент задержки, элемент И, элемент ИЛИ-НЕ, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, триггер, выход которого является информационным выходом преобразователя и соединен с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого является тактовым выходом преобразователя, а второй вход соединен с (информационным) входом преобразователя, входом элемента задержки, первым входом элемента И и первым входом элемента ИЛИ-НЕ, второй вход которого соединен с выходом элемента задержки и вторым входом элемента И, выход которого соединен с S-входом триггера, R-вход которого соединен с выходом элемента ИЛИ-НЕ.
Недостатками известного преобразователя кода являются:
- необходимость формирования признака начала информационной посылки, обеспечивающего взаимную синхронизацию приемника и передатчика и достоверную передачу сообщений вследствие использования фазоманипулированного кода в качестве входного кода преобразователя;
- отсутствие возможности формирования на выходе преобразователя кода сигнала стробирования слова вследствие отсутствия в преобразователе кода функции выдачи сигнала стробирования слова при наличии полезной информации на входе преобразователя.
Задачей, на решение которой направлено заявляемое изобретение, является создание преобразователя кода, обладающего расширенными функциональными возможностями, а именно: преобразование входной самосинхронизирующейся последовательности импульсов, не требующей дополнительного формирования признака начала информационной посылки, формирование преобразователем кода сигнала стробирования слова.
Технический результат, заключающийся в расширении функциональных возможностей, достигается тем, что в преобразователь кода, содержащий элемент ИЛИ-НЕ, первый вход которого соединен с информационным входом преобразователя кода, информационный выход которого соединен с выходом триггера, и тактовый выход, введены два счетчика и тактовый вход, а триггер выполнен в виде счетного триггера с R-входом, который соединен с выходом первого разряда первого счетчика, тактовый вход которого соединен с тактовыми входами преобразователя кода и второго счетчика, выход второго разряда которого соединен с тактовым входом счетного триггера, а инверсный R-вход соединен с информационным входом преобразователя кода и R-входом первого счетчика, выход второго разряда которого является выходом стробирования преобразователя кода и соединен с управляющим входом первого счетчика и вторым входом элемента ИЛИ-НЕ, выход которого является тактовым выходом преобразователя кода.
Указанная совокупность признаков позволяет расширить функциональные возможности преобразователя кода, а именно:
- обеспечить преобразование входной самосинхронизирующейся последовательности импульсов, не требующей дополнительного формирования признака начала информационной посылки, за счет использования кода, формируемого путем манипуляции шириной импульсов при постоянных межимпульсных интервалах, в качестве входного кода преобразователя;
- обеспечить формирование на выходе преобразователя кода сигнала стробирования слова за счет определения наличия полезной информации на входе преобразователя и последующей выдачи сигнала стробирования слова.
На фиг.1 приведена принципиальная электрическая схема преобразователя кода; на фиг.2 - временные диаграммы работы преобразователя кода.
Преобразователь кода содержит (см. фиг.1) элемент 1 ИЛИ-НЕ, информационный вход 2, информационный выход 3, триггер 4, тактовый выход 5, первый счетчик 6, второй счетчик 7, тактовый вход 8 и выход 9 стробирования. Первый вход элемента 1 ИЛИ-НЕ соединен с информационным входом 2 преобразователя кода, информационный выход 3 которого соединен с выходом триггера 4, который выполнен в виде счетного триггера с R-входом. R-вход триггера 4 соединен с выходом первого разряда счетчика 6, тактовый вход которого соединен с тактовыми входами преобразователя кода и счетчика 7, выход второго разряда которого соединен с тактовым входом счетного триггера 4, а инверсный R-вход соединен с информационным входом 2 и R-входом счетчика 6. Выход второго разряда счетчика 6 является выходом 9 стробирования и соединен со своим управляющим входом и вторым входом элемента 1 ИЛИ-НЕ, выход которого является тактовым выходом 5.
Преобразователь кода работает следующим образом.
В исходном состоянии на информационном входе 2, информационном выходе 3, тактовом входе 8 и на выходе 9 стробирования присутствует уровень логического "0", на тактовом выходе 5 - уровень логической "1". Триггер 4, счетчики 6 и 7 находятся в состоянии логического "0".
На тактовый вход 8 (см. фиг.2,а) поступают тактовые импульсы. По фронту второго импульса, поступающего на тактовый вход 8, на выходе второго разряда счетчика 6 и соответственно на выходе 9 стробирования (см. фиг.2,г) устанавливается уровень логической "1", который поступает на управляющий вход счетчика 6, блокируя его дальнейшее переключение, и на второй вход элемента 1 ИЛИ-НЕ, на выходе которого и, соответственно, на тактовом выходе 5 (см. фиг.2,г) устанавливается уровень логического "0". Таким образом, на выходе 9 стробирования установится уровень логической "1", а на тактовом выходе 5 - уровень логического "0". Преобразователь готов к преобразованию кода. На информационный вход 2 (см. фиг.2,б) поступает информационная посылка, причем на один битовый интервал информационной посылки, соответствующий логической "1", приходится четыре импульса на тактовом входе 8, а на один битовый интервал информационной посылки, соответствующий логическому "0", - два импульса на тактовом входе 8. По приходу информационной посылки на информационном входе 2 (см. фиг.2,б) устанавливается уровень логической "1", который поступает на R-вход счетчика 6, устанавливая его в нулевое состояние. На выходе второго разряда счетчика 6 и, соответственно, на выходе 9 стробирования (см. фиг.2,г) устанавливается уровень логического "0", который поступает на вход управления счетчика 6 и снимает запрещающий переключение потенциал.
Преобразование логической "1" происходит следующим образом. На информационном входе 2 (см. фиг.2,б) присутствует уровень логической "1", который поступает на инверсный R-вход счетчика 7, разрешая его переключение на R-вход счетчика 6, устанавливая его в нулевое состояние, и на первый вход элемента 1 ИЛИ-НЕ, на выходе которого и, соответственно, на тактовом выходе 5 (см. фиг.2,д) будет присутствовать уровень логического "0". По фронту импульса, поступающего на тактовый вход 8 (см. фиг.2,а), происходит переключение счетчика 7, но логический уровень выходов 3, 5 и 9 не изменяется. По фронту следующего импульса, поступающего на тактовый вход 8, на выходе второго разряда счетчика 7 (см. фиг.2,е) устанавливается уровень логической "1". По фронту следующего импульса, поступающего на тактовый вход 8, на выходе второго разряда счетчика 7 формируется отрицательный перепад, который поступает на тактовый вход триггера 4 и переключает его в единичное состояние. На выходе триггера 4 и, соответственно, на информационном выходе 3 (см. фиг.2,ж) устанавливается уровень логической "1". Далее на информационном входе 2 (см. фиг.2,б) устанавливается уровень логического "0", который поступает на инверсный R-вход счетчика 7, устанавливая его в нулевое состояние, на R-вход счетчика 6, снимая удерживающий в нулевом состоянии потенциал, и на первый вход элемента 1 ИЛИ-НЕ, на выходе которого и, соответственно, на тактовом выходе 5 (см. фиг.2,д) устанавливается уровень логической "1". Таким образом, на тактовом выходе 5 формируется синхронизирующий фронт. По фронту следующего импульса, поступающего на тактовый вход 8, на выходе первого разряда счетчика 6 (см. фиг.2,в) устанавливается уровень логической "1", который поступает на R-вход триггера 4 и устанавливает его в нулевое состояние. На выходе триггера 4 и, соответственно, на информационном выходе 3 (см. фиг.2,ж) устанавливается уровень логического "0".
Преобразование логического "0" происходит следующим образом. На информационном входе 2 (см. фиг.2,б) присутствует уровень логической "1", который поступает на инверсный R-вход счетчика 7, разрешая его переключение на R-вход счетчика 6, устанавливая его в нулевое состояние, и на первый вход элемента 1 ИЛИ-НЕ, на выходе которого и, соответственно, на тактовом выходе 5 (см. фиг.2,д) будет присутствовать уровень логического "0". По фронту импульса, поступающего на тактовый вход 8 (см. фиг.2,а), происходит переключение счетчика 7, но логический уровень выходов 3, 5 и 9 не изменяется. Далее на информационном входе 2 (см. фиг.2,б) устанавливается уровень логического "0", который поступает на инверсный R-вход счетчика 7, устанавливая его в нулевое состояние, на R-вход счетчика 6, снимая удерживающий в нулевом состоянии потенциал, и на первый вход элемента 1 ИЛИ-НЕ, на выходе которого и, соответственно, на тактовом выходе 5 (см. фиг.2,д) устанавливается уровень логической "1". Таким образом, на тактовом выходе 5 формируется синхронизирующий фронт. По фронту следующего импульса, поступающего на тактовый вход 8, происходит переключение счетчика 6, но логический уровень выходов 3, 5 и 9 не изменяется.
После преобразования последнего бита информационной посылки по фронту импульса, поступающего на тактовый вход 8 (см. фиг.2,а), на выходе второго разряда счетчика 6 и, соответственно, на выходе 9 стробирования (см. фиг.2,г) устанавливается уровень логической "1", который поступает на управляющий вход счетчика 6, блокируя его дальнейшее переключение, и на второй вход элемента 1 ИЛИ-НЕ, на выходе которого и, соответственно, на тактовом выходе 5 устанавливается уровень логического "0". Таким образом, на выходе 9 стробирования установится уровень логической "1", а на тактовом выходе 5 - уровень логического "0".
Для преобразования следующей информационной посылки необходимо подать ее на информационный вход 2.
Изготовлен лабораторный макет преобразователя кода, испытания которого подтвердили осуществимость и практическую ценность заявляемого объекта.
Claims (1)
- Преобразователь кода входной самосинхронизирующейся последовательности импульсов в бинарный код с сигналом стробирования слова, содержащий элемент ИЛИ-НЕ, первый вход которого соединен с информационным входом преобразователя, информационный выход которого соединен с выходом триггера, и тактовый выход, отличающийся тем, что введены два счетчика и тактовый вход, а триггер выполнен в виде счетного триггера с R-входом, который соединен с выходом первого разряда первого счетчика, тактовый вход которого соединен с тактовыми входами преобразователя и второго счетчика, выход второго разряда которого соединен с тактовым входом счетного триггера, а инверсный R-вход соединен с информационным входом преобразователя и R-входом первого счетчика, выход второго разряда которого является выходом стробирования преобразователя и соединен с управляющим входом первого счетчика и вторым входом элемента ИЛИ-НЕ, выход которого является тактовым выходом преобразователя.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU2003117239/09A RU2260907C2 (ru) | 2003-06-09 | 2003-06-09 | Преобразователь кода |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU2003117239/09A RU2260907C2 (ru) | 2003-06-09 | 2003-06-09 | Преобразователь кода |
Publications (2)
Publication Number | Publication Date |
---|---|
RU2003117239A RU2003117239A (ru) | 2004-12-10 |
RU2260907C2 true RU2260907C2 (ru) | 2005-09-20 |
Family
ID=35849224
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
RU2003117239/09A RU2260907C2 (ru) | 2003-06-09 | 2003-06-09 | Преобразователь кода |
Country Status (1)
Country | Link |
---|---|
RU (1) | RU2260907C2 (ru) |
-
2003
- 2003-06-09 RU RU2003117239/09A patent/RU2260907C2/ru not_active IP Right Cessation
Non-Patent Citations (1)
Title |
---|
КЛИМОВ В.П. и др. Структуры декодирующих устройств оптических каналов. В: «Сборник статей под ред. Конева Ю.И. «Электронная техника в автоматике», вып.17, Москва, Радио и связь, 1985, с.256, рис.1а». * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
RU2260907C2 (ru) | Преобразователь кода | |
RU2274949C2 (ru) | Преобразователь кода | |
RU2250562C2 (ru) | Преобразователь бинарного кода в широтно-манипулированный код | |
RU2249911C2 (ru) | Преобразователь кода | |
RU2259009C1 (ru) | Преобразователь кода | |
RU2253944C2 (ru) | Преобразователь кода | |
RU2258304C1 (ru) | Преобразователь кода | |
RU2262191C1 (ru) | Преобразователь кода | |
RU2259010C1 (ru) | Преобразователь кода | |
RU2422984C2 (ru) | Формирователь импульсов | |
RU2258305C1 (ru) | Преобразователь биимпульсного кода в бинарный код | |
RU2282306C1 (ru) | Преобразователь кода | |
SU1283962A1 (ru) | Синхронное счетное устройство | |
RU2297096C1 (ru) | Преобразователь бинарного кода в фазоманипулированный код | |
RU1771076C (ru) | Устройство дл приема биимпульсных сигналов | |
SU1601767A1 (ru) | Устройство дл формировани биимпульсных сигналов | |
RU2159988C1 (ru) | Преобразователь бинарного кода в фазоманипулированный код | |
SU443398A1 (ru) | Устройство дл преобразовани троичных кодов, записываемых на магнитный носитель | |
SU1195435A1 (ru) | Устройство задержки импульсов | |
RU2163418C1 (ru) | Преобразователь фазоманипулированного кода в бинарный код | |
SU684710A1 (ru) | Фазоимпульсный преобразователь | |
SU1201831A1 (ru) | Устройство дл ввода информации | |
SU1612376A1 (ru) | Преобразователь кода | |
SU864527A1 (ru) | Устройство задержки импульсов | |
SU1631741A1 (ru) | Устройство циклового фазировани дл волоконно-оптических систем передачи информации |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
MM4A | The patent is invalid due to non-payment of fees |
Effective date: 20060610 |