JPS62203425A - デジタル−アナログ変換回路 - Google Patents
デジタル−アナログ変換回路Info
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- JPS62203425A JPS62203425A JP4522886A JP4522886A JPS62203425A JP S62203425 A JPS62203425 A JP S62203425A JP 4522886 A JP4522886 A JP 4522886A JP 4522886 A JP4522886 A JP 4522886A JP S62203425 A JPS62203425 A JP S62203425A
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- 238000006243 chemical reaction Methods 0.000 title claims abstract description 10
- 238000005070 sampling Methods 0.000 claims abstract description 24
- 229920005994 diacetyl cellulose Polymers 0.000 description 11
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 4
- 239000004575 stone Substances 0.000 description 2
- 206010011224 Cough Diseases 0.000 description 1
- 240000007594 Oryza sativa Species 0.000 description 1
- 235000007164 Oryza sativa Nutrition 0.000 description 1
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- 230000005236 sound signal Effects 0.000 description 1
- 230000009897 systematic effect Effects 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
不発明はデジタル−アナログ変換回路（以下ＤＡＣと記
丁）に係り、特にカウント方式のＤＡＣの改良に関す石
〇 〔発明の概要〕 不発明はＤＡＣＫＩ３１Ｌ、デジタル入力上サンプリン
グクロックでロードし、クロックでカウントを行ない、
所定値になるとカウント全停止し、デジタル入力データ
に応じたパルス巾変調信号を得２ｐに上記パルス巾変調
出力がサンプリングクロックに対し位相変化がなくなる
様な打消回路ケ具備したＤＡＣを提供するものである。
丁）に係り、特にカウント方式のＤＡＣの改良に関す石
〇 〔発明の概要〕 不発明はＤＡＣＫＩ３１Ｌ、デジタル入力上サンプリン
グクロックでロードし、クロックでカウントを行ない、
所定値になるとカウント全停止し、デジタル入力データ
に応じたパルス巾変調信号を得２ｐに上記パルス巾変調
出力がサンプリングクロックに対し位相変化がなくなる
様な打消回路ケ具備したＤＡＣを提供するものである。
ＤＡＣとしては従来から種々の形式のものが提案されて
いるが、例えばスイッチング素子のみでＤＡＣ會講成す
るものがあり、この例を第４図に示す系統図で税明丁４
０第４図に於いて、１はカウンタ回路、２はローパスフ
ィルタ（以下Ｌ Ｐ Ｆと記す）であり、デジタル入力
のデータＤｋカウンタ回路１に加え２と共にサンプリン
グクロックＳＣも該カウンタ回路１に加えてデータＤ？
サンプリングクロックＳＣでロードし、更にカウンタ回
路１に加えらｎてい４クロツクＯＫでカウントアツプし
、カウンタ回路１が所定カウント値にな々と計数？停止
ア４ことにより、データＤに対応し几パルス巾変調信号
ケ得え。該パルス巾変調信号ｋＬＰＦでサンプル周波数
成分ケ省き、低域の変調信号χ鷹り出し、アナログ電圧
にしていた０この様に臂成丁２と第５図に示すようにサ
ンプリングクロックＳＣ（第５Ｎ（ａ）参照）によって
カウンタ回路１にロードされ九データＤの該カウンタは 回路１からの出力１ａ→噂ｊデータＤに比例して計数さ
れて、所定値迄に達す２時間ｔ１（２）５図（１参照）
が異なって来る。即ち入力データが丁べて、′Ｌ、レベ
ル（０）であｎばカウンタ回路１のカウントアツプに最
も多くのクロックＣＫ−ｇ必要とし、入力データが丁べ
て′Ｈ，レベルＣＩ）であればクロックＣＫは零であっ
てｔｌは零となえ。この様に通常の動作では入力さｎｆ
ｃデジタルデータに比例したパルス巾のパルスが第５図
（ｂ）実線に示す様に得られ石。
いるが、例えばスイッチング素子のみでＤＡＣ會講成す
るものがあり、この例を第４図に示す系統図で税明丁４
０第４図に於いて、１はカウンタ回路、２はローパスフ
ィルタ（以下Ｌ Ｐ Ｆと記す）であり、デジタル入力
のデータＤｋカウンタ回路１に加え２と共にサンプリン
グクロックＳＣも該カウンタ回路１に加えてデータＤ？
サンプリングクロックＳＣでロードし、更にカウンタ回
路１に加えらｎてい４クロツクＯＫでカウントアツプし
、カウンタ回路１が所定カウント値にな々と計数？停止
ア４ことにより、データＤに対応し几パルス巾変調信号
ケ得え。該パルス巾変調信号ｋＬＰＦでサンプル周波数
成分ケ省き、低域の変調信号χ鷹り出し、アナログ電圧
にしていた０この様に臂成丁２と第５図に示すようにサ
ンプリングクロックＳＣ（第５Ｎ（ａ）参照）によって
カウンタ回路１にロードされ九データＤの該カウンタは 回路１からの出力１ａ→噂ｊデータＤに比例して計数さ
れて、所定値迄に達す２時間ｔ１（２）５図（１参照）
が異なって来る。即ち入力データが丁べて、′Ｌ、レベ
ル（０）であｎばカウンタ回路１のカウントアツプに最
も多くのクロックＣＫ−ｇ必要とし、入力データが丁べ
て′Ｈ，レベルＣＩ）であればクロックＣＫは零であっ
てｔｌは零となえ。この様に通常の動作では入力さｎｆ
ｃデジタルデータに比例したパルス巾のパルスが第５図
（ｂ）実線に示す様に得られ石。
叙上の従来構成及びその動作に於いて点線図示の第５図
（ｂ）の波形１ａのように、一定のサンプリングクロッ
クＳＣに対し例えばハイレベルパルスの中心１．１８′
は図のようにレベルが大きくなるにしたがいパルス巾が
広がえため、時間が短かくなｚ。
（ｂ）の波形１ａのように、一定のサンプリングクロッ
クＳＣに対し例えばハイレベルパルスの中心１．１８′
は図のようにレベルが大きくなるにしたがいパルス巾が
広がえため、時間が短かくなｚ。
このことはレベルに対し位相が変化することになｚｏこ
の結果変換されたアナログの周波数がサンプルクロック
ＳＣに近ずくほど、丁なわち高い周波数になるほど位相
変化べの九め第２囚（ｅ）の点籾波形２ａのように歪を
発生する。このため、オーディオ信号などのＤＡＣ変換
器として用いられず、サーボ系などの歪があっても良い
ようなものにしか用いられなかった。又これらにおいて
、音声などの変流信号のデータを用いと場合、交流の中
心でパルス申達が５０チであれば上下対称のダイナミッ
クレンジと丁とことが出来石がこの為にはサンプリング
ロックＳＣとクロックＣＫの周波ｇＬｔ正しく選択する
必要があつ几。例えば、８ピツ）！成であれば２５６ク
ロツクで丁度サンプルクロックが始め工中間レベルのデ
ータで中心アナログ出力となＺがサンプリングクロック
の周波数が低くなれば同一クロックでは直流値が移動し
、直流のバイアス？与えて同一レベルにしなけｎばなら
ない等の欠点を有していた。
の結果変換されたアナログの周波数がサンプルクロック
ＳＣに近ずくほど、丁なわち高い周波数になるほど位相
変化べの九め第２囚（ｅ）の点籾波形２ａのように歪を
発生する。このため、オーディオ信号などのＤＡＣ変換
器として用いられず、サーボ系などの歪があっても良い
ようなものにしか用いられなかった。又これらにおいて
、音声などの変流信号のデータを用いと場合、交流の中
心でパルス申達が５０チであれば上下対称のダイナミッ
クレンジと丁とことが出来石がこの為にはサンプリング
ロックＳＣとクロックＣＫの周波ｇＬｔ正しく選択する
必要があつ几。例えば、８ピツ）！成であれば２５６ク
ロツクで丁度サンプルクロックが始め工中間レベルのデ
ータで中心アナログ出力となＺがサンプリングクロック
の周波数が低くなれば同一クロックでは直流値が移動し
、直流のバイアス？与えて同一レベルにしなけｎばなら
ない等の欠点を有していた。
不発明は叙上の欠点に鑑みなさ７″１．ｆｃものであシ
苓発明の目的は荷造が簡単でＩＣ（集墳回路）化が容易
なカウンタ型のＡＤＣによって音声データを変換しても
歪の発生がなく、デユーティ比が真中に必ｚデータに対
し必ずアナログ出力が中心レベルになる様なりＡＣ？！
−得んとするものであえ。
苓発明の目的は荷造が簡単でＩＣ（集墳回路）化が容易
なカウンタ型のＡＤＣによって音声データを変換しても
歪の発生がなく、デユーティ比が真中に必ｚデータに対
し必ずアナログ出力が中心レベルになる様なりＡＣ？！
−得んとするものであえ。
そして、その手段はデジタル入力データによってプリセ
ットするカウンタを一定のクロックで計数°し所定値に
な石までの時間ｋ パルス巾と丁％ ハルス巾変換によ
りアナログ化すとデジタル−アナログ変換に於いて、上
記パルス巾変換出力がサンプル周期に対し位相変化がな
くなる様な打消手段を有丁とこと７特徴と丁疋デジタル
ーアナログ変換回路によって達成される。
ットするカウンタを一定のクロックで計数°し所定値に
な石までの時間ｋ パルス巾と丁％ ハルス巾変換によ
りアナログ化すとデジタル−アナログ変換に於いて、上
記パルス巾変換出力がサンプル周期に対し位相変化がな
くなる様な打消手段を有丁とこと７特徴と丁疋デジタル
ーアナログ変換回路によって達成される。
゛不発明のＤＡＣはサンプリングクロックに対し、パル
ス巾の位相変化がない様に補正するためサンプリングク
ロックを与える前にカウンタ回路のデータに対し逆毬性
で作用する補正手段を設け、歪成分とデータの中心の直
流の補正を行う様にしたものであ石。
ス巾の位相変化がない様に補正するためサンプリングク
ロックを与える前にカウンタ回路のデータに対し逆毬性
で作用する補正手段を設け、歪成分とデータの中心の直
流の補正を行う様にしたものであ石。
〔′５Ｉｌ施例〕
以下、不発明の実施列で第１図及び第２図について説明
丁４ｏ第１図は不発明の系、１図、第２囚は第１図説明
図の波形図であり、第１図に於いて先づデジタルデータ
Ｄ（第２図（ａ）参照）はアップダウンカウンタ回路３
のプリセット用の入力に加えられ、サンプリングクロッ
クＳＣの周ｍｉ￥！！ｔｆａ（第２因Φ）参照）の２倍
（１） ２ｆｓ （４２図（ｅ）参ハα）がロード端子
りに加わって上記データＤｋロード丁ゐ。
丁４ｏ第１図は不発明の系、１図、第２囚は第１図説明
図の波形図であり、第１図に於いて先づデジタルデータ
Ｄ（第２図（ａ）参照）はアップダウンカウンタ回路３
のプリセット用の入力に加えられ、サンプリングクロッ
クＳＣの周ｍｉ￥！！ｔｆａ（第２因Φ）参照）の２倍
（１） ２ｆｓ （４２図（ｅ）参ハα）がロード端子
りに加わって上記データＤｋロード丁ゐ。
一方サンプリングクロツクＳＣの周波数ｆｓでセットさ
ｎｌこの周波数周期Δｆｓの半分の周期２Δｆ３を持つ
周波数２ｆｓでリセットさｇ、；４第２のフリップフロ
ツブ回路７の出カフａ （第２図（ｄ） ＊照）？該ア
ップダウンカウンタ回路３のアップ／ダウン端子に加え
てアップダウンカウンタ回路３のアップ又はダウンカウ
ントの選択ケ行う。該アップダウンカウンタ回路３はカ
ウントアツプ時にフルスケール出力？光生丁石キャリー
パルスＣとカウントダウン時にオール零七発生するボロ
ーパルスＢによシ第１の７リツプフロツプ回路４會セッ
トＳ或はリセツ）Ｒ−ｒ、ｉＡ。かくしてデジタルデー
タＤの周期に応じｆｉ パルス巾に変換しローパスフィ
ルタ５によってアナログ信号に変換子と。尚６はアンド
ゲート回路でサンプリングクロックＳＣと２倍のサンプ
リングクロック２８Ｃが入力され、出力は第２の７リツ
プ７０ツブ回路７のリセット端子に加えられてい石。
ｎｌこの周波数周期Δｆｓの半分の周期２Δｆ３を持つ
周波数２ｆｓでリセットさｇ、；４第２のフリップフロ
ツブ回路７の出カフａ （第２図（ｄ） ＊照）？該ア
ップダウンカウンタ回路３のアップ／ダウン端子に加え
てアップダウンカウンタ回路３のアップ又はダウンカウ
ントの選択ケ行う。該アップダウンカウンタ回路３はカ
ウントアツプ時にフルスケール出力？光生丁石キャリー
パルスＣとカウントダウン時にオール零七発生するボロ
ーパルスＢによシ第１の７リツプフロツプ回路４會セッ
トＳ或はリセツ）Ｒ−ｒ、ｉＡ。かくしてデジタルデー
タＤの周期に応じｆｉ パルス巾に変換しローパスフィ
ルタ５によってアナログ信号に変換子と。尚６はアンド
ゲート回路でサンプリングクロックＳＣと２倍のサンプ
リングクロック２８Ｃが入力され、出力は第２の７リツ
プ７０ツブ回路７のリセット端子に加えられてい石。
上記件ｉ成の動作を説明するに、先づデジタルデータＤ
ｋアップダウンカウンタ回路３にプリセット丁４と第２
の７リツプ７０ツブ回路７によりアップダウンカウンタ
回路３はアップモードとなる。
ｋアップダウンカウンタ回路３にプリセット丁４と第２
の７リツプ７０ツブ回路７によりアップダウンカウンタ
回路３はアップモードとなる。
咳アップダウン２カウンタ回路３ヵ１８ビットのカウン
タであれば入力デジタルデータが「０，０，０．０、
０．０．０ＸＯ１の時にクロックＣＫは２５６クロツク
全必要とし、中間のレベル［１，０，０１０、０，０，
０，ＯＪ即ち１０進数でｒ８．０４０時には１２８ハル
ス力ウント丁４とヤヤリーパルスＣが第１の７リツプ７
０ツブ回路４に出力されｚｏこの時間全サンプリングク
ロックｆ１１の１つのパルスからΔ、で示すものと丁と
（第２図（ｅ）参照）。
タであれば入力デジタルデータが「０，０，０．０、
０．０．０ＸＯ１の時にクロックＣＫは２５６クロツク
全必要とし、中間のレベル［１，０，０１０、０，０，
０，ＯＪ即ち１０進数でｒ８．０４０時には１２８ハル
ス力ウント丁４とヤヤリーパルスＣが第１の７リツプ７
０ツブ回路４に出力されｚｏこの時間全サンプリングク
ロックｆ１１の１つのパルスからΔ、で示すものと丁と
（第２図（ｅ）参照）。
又、（００００，００００）入力か、らキャリーパルス
Ｃが発生して、Δ、の発生時間が最も長い場合上Δｆ、
（第２図（ｅ）点籾参照）と丁ｚｏ一方サンプリング
クロツクの周波数ｆ、の中間の周波ａ２ｆｓのサンプリ
ングクロックパルスでデータＤｉプリセットして次にダ
ウンカウントを始めてｒ ｏｏｏｏ ００００ 」ｌｃ
すえ時ボローパルスＢが発生子え。この場合の２ｆａ位
置からの時間にΔ８と丁と（第２図（ｆ）参照）このΔ
８は前記Δｆｖ−Δ１と等しい関係にめと。ａちデジタ
ルデータがｒ ０００００ 、００００ Ｊであれば最
も短く零となり、データがｉＦ、ＦＪであれば工！も長
くΔｆ、となと。この為に第１のクリップフロツブ回路
４の出力パルス巾は入力データが「仮０．０．０ ００
００ Ｊの時に最もパルス巾が短くなりへｆｓ−Δｆｖ
となる今Δｆｖ＝Δ２ｆｓと丁ればこの値は零となｚ０
又中間のレベル［１０００００００ＪではΔ１とΔｔ
ｉｈ等しくなりパルス巾のデユーティサイクルは５０チ
であ）、「ＦｌＦ」の場合は最もパルス巾は広くΔｆｖ
の２倍のパルス巾となＡ。
Ｃが発生して、Δ、の発生時間が最も長い場合上Δｆ、
（第２図（ｅ）点籾参照）と丁ｚｏ一方サンプリング
クロツクの周波数ｆ、の中間の周波ａ２ｆｓのサンプリ
ングクロックパルスでデータＤｉプリセットして次にダ
ウンカウントを始めてｒ ｏｏｏｏ ００００ 」ｌｃ
すえ時ボローパルスＢが発生子え。この場合の２ｆａ位
置からの時間にΔ８と丁と（第２図（ｆ）参照）このΔ
８は前記Δｆｖ−Δ１と等しい関係にめと。ａちデジタ
ルデータがｒ ０００００ 、００００ Ｊであれば最
も短く零となり、データがｉＦ、ＦＪであれば工！も長
くΔｆ、となと。この為に第１のクリップフロツブ回路
４の出力パルス巾は入力データが「仮０．０．０ ００
００ Ｊの時に最もパルス巾が短くなりへｆｓ−Δｆｖ
となる今Δｆｖ＝Δ２ｆｓと丁ればこの値は零となｚ０
又中間のレベル［１０００００００ＪではΔ１とΔｔ
ｉｈ等しくなりパルス巾のデユーティサイクルは５０チ
であ）、「ＦｌＦ」の場合は最もパルス巾は広くΔｆｖ
の２倍のパルス巾となＡ。
この様に不発明によればこのように、必ず中間データー
でデユーティサイクル５０チの波形となり、最小、最大
のデータは中間データ波形に対し対称とな４゜中火にサ
ンプルクロックの周波数ｆ８からパルスの中心までの時
間ｄｔは（Δ２ｆｓ−Δｆｖ）／。
でデユーティサイクル５０チの波形となり、最小、最大
のデータは中間データ波形に対し対称とな４゜中火にサ
ンプルクロックの周波数ｆ８からパルスの中心までの時
間ｄｔは（Δ２ｆｓ−Δｆｖ）／。
ＴΔｆｖＫ＄Ｌ＜なフ、パルス巾にかかわらず一定で、
６４゜この為レベルによと位相ずれを発生しない。上記
し次様に不発明ではサンプル周期が異なっても中心レベ
ルは常に中心となた。更にオーディオ１５号等に用いて
も歪の発生がない。尚上記、’Ａ 施９１ではアップダ
ウンカウンタ回路とし、−回回目に通常のアップダウン
トケ行ない、二回目に入力データ上インバータにより逆
データとしてアップカウンタ回路に挿入子２ことで二回
目のカウントでダウンカウンタと同一の作用欠行なわせ
ることも可能であと。
６４゜この為レベルによと位相ずれを発生しない。上記
し次様に不発明ではサンプル周期が異なっても中心レベ
ルは常に中心となた。更にオーディオ１５号等に用いて
も歪の発生がない。尚上記、’Ａ 施９１ではアップダ
ウンカウンタ回路とし、−回回目に通常のアップダウン
トケ行ない、二回目に入力データ上インバータにより逆
データとしてアップカウンタ回路に挿入子２ことで二回
目のカウントでダウンカウンタと同一の作用欠行なわせ
ることも可能であと。
又上記実施例ではサンプリングクロックの周波ｆｆｋｆ
ｓｔ−２倍しｆｔ２ｆａのサンプリングクロックを用い
ｆｃ場合ケ説明したが基準のサンプリングクロックｆ、
によって第３図に示すようにアップ及びダウンのカウン
トを同時に行い（２組のカウンタ回路により）これらカ
ウンタ＠路の差信号を取り出しても同じ様に動作させる
ことが出来え。この溝底を第３図に示す。即ち入力のデ
ジタルデータＤｔ逆極性のアップ及びダウンカウンタ回
Ｌ１３３ａ。
ｓｔ−２倍しｆｔ２ｆａのサンプリングクロックを用い
ｆｃ場合ケ説明したが基準のサンプリングクロックｆ、
によって第３図に示すようにアップ及びダウンのカウン
トを同時に行い（２組のカウンタ回路により）これらカ
ウンタ＠路の差信号を取り出しても同じ様に動作させる
ことが出来え。この溝底を第３図に示す。即ち入力のデ
ジタルデータＤｔ逆極性のアップ及びダウンカウンタ回
Ｌ１３３ａ。
３ｂに加えサンプリングクロックＳＣの周波数ｆｃでロ
ードし、アップ及びダウンカウンタ回Ｍ ３ａ ％３ｂ
がフルスケールになえとキャリヤパルスＣｋ発生し、該
アップ及びダウンカウンタ回路γ停止状態とするイネー
ブル復号ＩＮをコントロールすることでキャリヤパルス
Ｃはサンプリングクロック間で互に逆のパルス巾出力が
得らｎｌこの出力を差動増巾器８に加えて差信号全域り
出丁様にすることによシ、第１の実施例と同じ効果が得
られえ。
ードし、アップ及びダウンカウンタ回Ｍ ３ａ ％３ｂ
がフルスケールになえとキャリヤパルスＣｋ発生し、該
アップ及びダウンカウンタ回路γ停止状態とするイネー
ブル復号ＩＮをコントロールすることでキャリヤパルス
Ｃはサンプリングクロック間で互に逆のパルス巾出力が
得らｎｌこの出力を差動増巾器８に加えて差信号全域り
出丁様にすることによシ、第１の実施例と同じ効果が得
られえ。
更にビット数が増大するとクロック周波数が増大丁え。
このため第１図の実施列に於て、例えば８ビツトｒ用い
れば１６ビツトにするには同じカウンタ回路ケもう一組
用い、８ビツトずつ上位と下位に分けおことで、クロッ
クを増大させず上位のパルス巾出力と、下位８ビット分
のパルス申出カケ得て、この上位出力にｌ ／ ２５６
のレベルで下位８ビツト出力を加えＬＰＦ７通丁ことで
１６ビツトのダイナミックレンジのＤＡＣとすることが
出来石。上記実施列ではパルス巾信号ｋＬＰＦでアナロ
グ信号としたがスピーカやモータ等の積分効果に有する
素子ｋＬＰＦに代えてもよい。
れば１６ビツトにするには同じカウンタ回路ケもう一組
用い、８ビツトずつ上位と下位に分けおことで、クロッ
クを増大させず上位のパルス巾出力と、下位８ビット分
のパルス申出カケ得て、この上位出力にｌ ／ ２５６
のレベルで下位８ビツト出力を加えＬＰＦ７通丁ことで
１６ビツトのダイナミックレンジのＤＡＣとすることが
出来石。上記実施列ではパルス巾信号ｋＬＰＦでアナロ
グ信号としたがスピーカやモータ等の積分効果に有する
素子ｋＬＰＦに代えてもよい。
本発明は叙上の如くなしたので、カウンタ回路を用いた
簡単な構成で精度が高く歪の無いアナログデータが得ら
れる。又、常にディジタル波形の中心レベルで５０’ｌ
デユーテイ比パルスとなりＩＭ流変動のないアナログ出
力で得られ芝のでオーディオ漕号のＤＡＣとしての効４
は大きい。
簡単な構成で精度が高く歪の無いアナログデータが得ら
れる。又、常にディジタル波形の中心レベルで５０’ｌ
デユーテイ比パルスとなりＩＭ流変動のないアナログ出
力で得られ芝のでオーディオ漕号のＤＡＣとしての効４
は大きい。
第１図は本発明のＤＡＣの系統図、第２図は第１図の動
作波形図、第３因は本発明の他の実施例を示すＤＡＣの
系統図、箒４図は従来のＤＡＣの系統図、第５図は第４
図の動作波形図であと。 １．３．３ａ、３ｂ・・・カウンタ回路２．５ＩＩ＠・
ＬＰＦ４．７・・・第１及び第２の７リツプ７０ツブ回
路 ８−・拳差動増巾器 υ
作波形図、第３因は本発明の他の実施例を示すＤＡＣの
系統図、箒４図は従来のＤＡＣの系統図、第５図は第４
図の動作波形図であと。 １．３．３ａ、３ｂ・・・カウンタ回路２．５ＩＩ＠・
ＬＰＦ４．７・・・第１及び第２の７リツプ７０ツブ回
路 ８−・拳差動増巾器 υ
Claims (2)
- （１）デジタル入力データによつてプリセットするカウ
ンタを一定のクロックで計数し所定値になるまでの時間
をパルス巾とするパルス巾変換によりアナログ化するデ
ジタル−アナログ変換に於いて、上記パルス巾変換出力
がサンプル周期に対し位相変化がなくなる様な打消手段
を有することを特徴とするデジタル−アナログ変換回路
。 - （２）前記サンプリング周期の半分の時間でカウントア
ツプし、他の半周期でカウントダウンによつて打消すよ
うにしてなることを特徴とする特許請求の範囲第１項記
載のデジタル−アナログ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4522886A JPS62203425A (ja) | 1986-03-04 | 1986-03-04 | デジタル−アナログ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4522886A JPS62203425A (ja) | 1986-03-04 | 1986-03-04 | デジタル−アナログ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62203425A true JPS62203425A (ja) | 1987-09-08 |
Family
ID=12713403
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4522886A Pending JPS62203425A (ja) | 1986-03-04 | 1986-03-04 | デジタル−アナログ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62203425A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0342912A (ja) * | 1989-07-10 | 1991-02-25 | Matsushita Electric Ind Co Ltd | Ｒｗｍ方式ディジタルアナログ変換器 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57157630A (en) * | 1981-03-25 | 1982-09-29 | Nakamichi Corp | Signal converting circuit |
| JPS5827430A (ja) * | 1981-08-11 | 1983-02-18 | Nakamichi Corp | デジタル／アナログ変換法 |
-
1986
- 1986-03-04 JP JP4522886A patent/JPS62203425A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS5827430A (ja) * | 1981-08-11 | 1983-02-18 | Nakamichi Corp | デジタル／アナログ変換法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0342912A (ja) * | 1989-07-10 | 1991-02-25 | Matsushita Electric Ind Co Ltd | Ｒｗｍ方式ディジタルアナログ変換器 |
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