JPS63209226A - デジタル−アナログ変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＶＴＲのキャプスタンモータサーボ等に用いて
好適なデジタル−アナログ変換装置に関する。

（発明の概要〕 本発明は、所定ビットのデジタル信号を上位桁と下位桁
の２信号に２分割し、下位桁のビット信号をパルス幅変
調方式のデジタル−アナログ変換回路（以下Ｄ／Ａ変換
回路と記す）に、上位桁のビット信号を抵抗回路網方式
のＤ／Ａ変換回路に供給し、両り／＾変換回路からの各
アナログ信号を合成して、所定ビットのアナログ信号を
得る様にしたことにより、Ｄ／＾変換装置の出力を低減
通過濾波器（ＬＰＦ）を通じて高調波を含まないアナロ
グ電圧とするときに、このＬＰＦが極めて簡単に設計出
来る様にしたものである。

〔従来の技術〕

ＶＴＲのドラムモータやキャプスタンモータに周波数サ
ーボを掛ける場合、そのモータに設けられた周波数発電
機からの周波数信号を周波数弁別器に供給して周波数弁
別することが行なわれる。

この周波数弁別器がカウンタを用いたデジタル回路であ
る場合、そのデジタル弁別出力をＤ／Ａ変換回路に供給
してアナログ信号に変換する必要がある。

この様なり／Ａ変換回路としては抵抗回路網型Ｄ／Ａ変
換回路、重み付は電流切り換え型Ｄ／Ａ変換回路、電流
加算型Ｄ／Ａ変換回路、ＰＷＭ型Ｄ／り変換回路等が知
られている。

これらＤ／Ａ変換回路は各方式に応じて種々の欠点や長
所を有し、例えば抵抗回路網型Ｄ／Ａ変換回路では、抵
抗器とトランジスタで定電流源を構成するために、特性
のばらつきが精度に影響を与えるという欠点がある。

重み付は電流切り換え型Ｄ／Ａ変換回路は、電流源とス
イッチの１組が１ビツト分に対応し、各電流源の比率が
正確でなくてはならず、抵抗回路網型Ｄ／Ａ変換回路と
共に上位ビットはど精度が要求されるという欠点がある
。

電流加算型Ｄ／Ａ変換回路は、抵抗回路網型Ｄ／Ａ変換
回路に比べて、電流のばらつきが精度に与える影響が小
さいという利点があるが、ｎビットの場合２ｎ−１個の
スイッチと電流源を必要とし、回路規模が大きくなると
いう欠点がある。

ＰＷＭ型Ｄ／り変換回路は抵抗回路網型Ｄ／Ａ変換回路
に比べて精度が時間で決まるため、高精度のＤ／Ａ変換
回路が得られるという利点がある反面、高い分解能を得
よう′とするとクロック周波数が高くなって非現実的な
値となり、ＰＷＭ信号を得るカウンタとしてはかなり高
速なものを必要とするという欠点がある。

そこで、これらの各種Ｄ／Ａ変換回路の長所を生かして
組合されたＤ／Ａ変換装置が提案されている。これを第
５図を参照して以下に説明する。

第５ＴＩ！Ｊでは、例えば１０ビツトのデジタル入力信
号を上位桁４ビツトと下位桁６ビツトに２分割し、上位
桁４ビツトを電流加算型Ａ／Ｄ変換回路に供給すると共
に、下位桁６ビツトを抵抗回路網型Ｄ／Ａ変換回路に供
給して、抵抗回路網型Ｄ／Ａ変換回路の精度面での欠点
を電流加算型Ｄ／＾変換回路で補なうことにより、電流
加算型Ｄ／Ａ変換回路のみで１０ビツトのデジタル信号
をＤ／Ａ変換するよりも、抵抗回路網型Ｄ／Ａ変換回路
を併用することで、全体の回路規模を小さくするように
したものである。

第５図のＤ／Ａ変換回路の構成を説明すると、デジタル
入力端子Ｄ１〜Ｄ１ｏには、１０ビツトのデジタル入力
信号のＭＳＢからＬＳＢ迄の各ビット信号が加えられ、
入力バッファ（２）を介して、上位桁４ビツトのデジタ
ル入力信号を上位デコーダ（３）に加えて電流加算型Ｄ
／Ａ変換回路（４）の電流源スイッチ群ＳＷ１を動作さ
せ、下位桁６ビツトについては入力バッファ（２）から
のデジタル入力信号に応じて直接抵抗回路網型Ｄ／＾変
換回路のスイッチ群ＳＷ２を切り換えている。尚、（６
）は、バイアス端子ＢＳにバイアス源からバイアス電圧
が加えられるバイアス回路、■ＤＤはＢ電圧源端子、ｖ
ｏｕｔは出力端子、ＧＮＤは接地端子を示している。

〔発明が解決しようとする問題点〕

鉄工の従来構成によると、抵抗回路網型Ｄ／Ａ変換回路
と電流加算型Ｄ／Ａ変換回路の利点を合せ持ったＤ／Ａ
変換装置を得ることが出来ることが披瀝されているが、
上位４ビツトのデコーダ回路をＩＣ化すると、ローコス
トに設計しても素子数は分解能８ビツトで２０００素子
以上は必要となる。

又、最近のキャプスタンサーボ系に用いられるＦＧ倍信
号周波数弁別出力はラッチ回路に加えられた後、ＰＷＭ
型Ｄ／り変換回路処理されている場合が多い。ＰＷＭ型
Ｄ／り変換回路では精度が時間で決まるので、高精度が
実現し易く回路が単純になるからである。然し、上述し
た様に分解能を上げようとすると、クロック周波数が高
くなって通常のカウンタではカウント出来ないクロック
周波数となる欠点がある。

本発明は上述の欠点に鑑み成されたもので、その目的と
するところは、高速且つ高精度の変換特性を持つと共に
、回路が簡単でその次段に接続されるＬＰＦが設計し易
いＤ／Ａ変換装置を得ようとするものである。

〔問題点を解決するための手段〕

本発明のデジタル−アナログ変換装置は、所定ビットの
デジタル信号を上位桁と下位桁のビット信号に２分割し
、下位桁のピント信号（７ｂ）をＰＷＭ型Ｄ／り変換回
路（９）に供給し、上位桁のビット信号を抵抗回路網型
Ｄ／Ａ変換回路（５）に供給し、両り／Ａ変換回路（５
）、（９）からの各アナログ信号を合成して、所定ビッ
トのデジタル信号に対応するアナログ信号を得るように
したものである。

〔作用〕

本発明のＤ／＾変換装置によれば、Ｄ／Ａ変換速度は抵
抗回路網型Ｄ／Ａ変換回路で、変換精度はＰＷＭ型Ｄ／
り変換回路で略定まり、高速且つ高精度のＤ／Ａ変換装
置が得られるだけでなく、Ｄ／Ａ変換装置の後段に接続
して高調波成分を除去するためのＬＰＦの遮断周波数を
高くすることが出来て、その位相遅れを改善出来るので
、制御帯域が広（とれるだけでなく、ＬＰＦを極めて簡
単に構成出来るものである。

〔実施例〕

以下、本発明のＤ／Ａ変換装置を第１図乃至第４図につ
いて詳記する。

第１図は本発明のＤ／Ａ変換装置の一実施例を示す系統
図であり、第２図及び第３図は第１図の波形説明図、第
４図は本発明のＤ／Ａ変換装置が利用されるサーボ系の
系統図である。

第１図で、（２１）は本発明によるＤ／Ａ変換装置を全
体として示すもので、ラッチ回路（７）にラッチされた
Ｓビットのデジタル入力信号のうち、例えば下位桁４ビ
ツトのピント信号（７ｂ）をＰＷＭ型Ｄ／り変換回路（
９）を構成するｎ進（４ビツトの場合は１６進）のダウ
ンカウンタ（１１）にロードし、残りの５−ｎ＝５−４
ビツトのビット信号（７ａ）をＳ−４ビツトの抵抗回路
網型Ｄ／Ａ変換回路（５）のランチ回路（５ａ）にダウ
ンカウンタ　（１１）と同期をとってロードする。以下
、話を簡略化するためにラッチ回路（７）にラッチされ
たＳビットのデジタル入力信号を６ビツトとして説明す
る。

２ビツトの抵抗回路網型Ｄ／Ａ変換回路（５）のランチ
回路（５ａ）には例えば、上位桁２ピントのビット信号
がランチされ、そのランチ出力の抵抗値が２Ｒ，Ｈの抵
抗器をはしご型に接続した抵抗回路網型Ｄ／Ａ変換器（
５ｂ）によってＤ／＾変換された後、混合回路（１０）
に入力される。４ビツトのＰＷＭ型Ｄ／り変換回路（９
）は１６進のアップカウンタ（１２）　、同じり１６進
のダウンカウンタ　（１１）、インバータ（１３）、微
分回路（１４）　、フリ・ノブフロップ回路（１５）よ
り構成され、アップカウンタ（１２）とダウンカウンタ
（１１）のクロック端子ＣＰｘ、ＣＰ２にはクロック端
子（１６）から例えば、４　Ｍ　Ｈｚの第２図Ａに示す
クロック信号が入力される。アンプカウンタ（１２）と
ダウンカウンタ（１１）のチップイネーブル端子Ｃ１１
，ＣＩ２は共に接地される。アップカウンタ（１２）の
出力端子Ｃｏ１は第２図Ｂの如くフリップフロップ回路
（１５）のセント端子に接続されると共に、インバータ
（１３）に接続される。インバータ（１３）で反転した
アップカウンタ（１２）のアンプカウント設定値で出力
されるキャリイパルスは微分回路（１４）で微分されて
第２図Ｃの如き微分パルスとされてダウンカウンタ（１
１）のイネーブル端子ＰＥ２に供給されるとダウンカウ
ンタ（１１）にロードされた４ビツトのデータをカウン
トダウンして行き、ダウンカウント値が０となると第２
図りに示すパルスをフリップフロップ回路（１５）に供
給して、フリップフロップ回路（１５）をリセットさせ
ることで第２図Ｅに示す４ビツトに対応するＰＷＭ型Ｄ
／り変換回路（９）の出力が混合回路（１０）に出力さ
れる。第３図は抵抗回路網型Ｄ／Ａ変換回路（５）とＰ
ＷＭ型Ｄ／り変換回路（９）の混合による混合波形のタ
イミングを示すもので、第３図Ｃに示す様に例えば６ビ
ツトのデジタル信号００１０００．０１０１１０゜０１
１０１１、１０００００．１０１０００．１１００００
がランチ回路（７）にラッチされたとすれば抵抗回路網
型Ｄ／Ａ変換回路（５）では第３図りの様に上位桁２ビ
ツトの００゜０１、０１．１０．１０．１１をロードし
、ＰＷＭ型Ｄ／り変換回路（９）では第３図Ｅの様に下
位桁４ビツトの１０００、０１１０．１０１１．０００
０．１０００．００００をダウンカウンタ（１１）にロ
ードする。ＰＷＭ型Ｄ／り変換回路（９）のアップカウ
ンタ（１２）のカウント数が第３図Ａの如＜１６個ずつ
カウントされたとすると、混合回路（１０）には第３図
Ｂの出力波形が得られる。これを第３図Ｂ１〜Ｂ６の波
形図で説明する。

第３図Ｂでは先ずＧＮＤ　（接地電圧）とＶＤＤ（例え
ば５Ｖ）との間は抵抗回路網型Ｄ／Ａ変換回路（５）の
分割上位桁ピント数で量子化幅が定まり上位ＧＮＤとＶ
ＤＤ間の電圧５Ｖは４等分される。又、ＰＷＭ型Ｄ／り
変換回路（９）の出力の波高値ｖｐｐは同様ＧＮＤとＶ
ＤＤ間の電圧５Ｖの１／４とされる。

始めのｏｏｉｏｏｏでは抵抗回路網型Ｄ／Ａ変換回路（
５）の２ビツトがＯＯであるから（第２図の様にＰＷＭ
型Ｄ／り変換回路（９）説明した様な過程で得られた波
形）１０００の第３図ＢのＢ１波形のみが混合回路（１
０）に出力される。この場合波形Ｂ１のレベルｖｐｐは
５■の１／２ｎで、第３図Ｂの波形ではＶｏｏ／４であ
り、時間幅りの値は１０００に対応する。

次の０１０１１０の場合は第３図ＢのＢ２波形に示す様
に、上位桁２ビット分の抵抗回路網型Ｄ／Ａ変換回路（
５）から振幅がＶｏｏ／４で時間幅りの値がアップカウ
ンタ（１２）の周期カウント値の１６個まで続＜　０１
００００に対応する電圧が出力され、ＰＷＭ型Ｄ／り変
換回路（９）から出力される０１１０が抵抗回路網型Ｄ
／Ａ変換回路（５）の出力波形上に重ねられる。

次及び次の次に示す０ＬＩＯＩＬ　１０１０００の場合
の第４図Ｂの波形Ｂ３．ＢＳも上述と略同様に抵抗回路
網型Ｄ／Ａ変換回路（５）の出力０１００００１０００
００．に対応する波形上にＰＷＭ型Ｄ／り変換回路（９
）の出力波形が重ねられる。デジタル入力信号が１００
００゜１１００００で示される第４図Ｂの８４．ＢＧ波
形の場合は、ＰＷＭ型Ｄ／り変へ回路（９）の出力がｏ
ｏｏ。

であるために、抵抗回路網型Ｄ／Ａ変換回路（５）は１
０００００、１１００００ノ上位桁２ビット分（７）１
０．１１の出力波形が出力されている。即ち、混合回路
（１ｏ）から出力される、６ビツトのデジタル値に対応
するアナログ値（第３図Ｂ）は、抵抗回路網型Ｄ／八へ
換回路（５）の２ビツトのデジタル値に、その下位４ビ
ツト（但しオール零）を付加した６ビツトのデジタル値
に対応するアナログ値（第３図Ｂの抵抗と記されている
部分の面積）と、ＰＷＭ型Ｄ／Ａ変換回路（９）の４ビ
ツトのデジタル値に対応するアナログ値（第３図ＢのＰ
ＷＭと記されている部分の面積）とが加算されたものに
等しい。

上述の如き　Ｄ／Ａ変換装置（２１）は例えば第４図に
示す様に利用される。第４図で（１７）はＶＴＲのキャ
プスタン又はドラム駆動用のモータで、タコメータの如
きＦＧ（周波数発電機）　　（１８）をモータ軸上に備
え、その検出手段（１９）から取り出した周波数信号を
波形成形すると共に増幅器（２０）で増幅し゛ζデジタ
ルサーボＩＣ（２２）の周波数弁別回路（２２）に供給
してデジタル電圧をランチ回路（７）（第１図参照）に
ランチし抵抗回路網型Ｄ／八へ換回路及びＰＷＭ型Ｄ／
りＪｍ回路で構成したＤ／Ａ変換装置（２１）に変換電
圧を供給する。

Ｄ／Ａ変換装置（２１）にはクロンク信号を加えてデジ
タル電圧をアナログ化し、更に高調波成分を除去するた
めのＬＰＦ（２４）に加えて、駆動増幅器（２５）を介
してモータ（１７）をサーボしている。

上述の如＜Ｄ／Ａ変換回路（２１）を構成させれば変換
速度は抵抗回路網型Ｄ／Ａ変換回路で定まるため、時間
遅延を伴うことなく、且つＰＷＭ型Ｄ／り変換回路の持
つ高精度な特長を合せ持ったものが得られるために、高
い分解能を保ち、時間遅延はシステムに影響しないもの
が得られる。又、従来のＰＷＭ型Ｄ／り変換回路に比べ
れば、出力信号の周波数が上げられるのでＬＰＦ（２４
）の遮断周波数を高くすることが可能となるので、サー
ボ系の特性でＬＰＦの位相遅れが改善出来てサーボ帯域
を広く取ることが可能となる。更に、ＧＮＤＶＯＯ間の
量子化数を大とすれば、出力波形は略アナログ波形に近
いものとなり、ＬＰＦ（２４）中で除去しなければなら
ないリップル成分がほとんどなく、ＬＰＦの設計が極め
て簡単に出来る。或はＬＰＦを不要にすることも可能と
なる。

〔発明の効果〕

本発明は鉄玉の如く構成させたので高速で高精度で且つ
簡単なり／Ａ変換装置を得ることが出来、Ｄ／Ａ変換装
置に接続するＬＰＦの設計も簡単となる特長を有する。

【図面の簡単な説明】

第１図は本発明の１実施例を示すＤ／Ａ変換装置の系統
図、第２図は第Ｆ図の動作の説明に供する波形図、第３
図は第１図の動作説明に供する波形図、第４図は本発明
のＤ／＾変換装置が利用されるサーボ系の系統図、第５
図は従来のＤ／Ａ変換装置の構成図である。 （５）は抵抗回路網型Ｄ／Ａ変換回路、（７）はランチ
回路、（９）はＰＷＭ型Ｄ／り変換回路、（１０）は混
合回路、（１１）は１６進ダウンカウンタ、（１２）は
１６進アンプカウンタ、（２１）はＤ／Ａ変換装置であ
る。

Claims (1)

1. 【特許請求の範囲】 所定ビットのデジタル信号を上位桁と下位桁のビット信
   号に２分割し、 上記下位桁のビット信号をパルス幅変調方式のデジタル
   −アナログ変換回路に供給し、 上記上位桁のビット信号を抵抗回路網方式のデジタル−
   アナログ変換回路に供給し、 上記両アナログ−デジタル変換回路からの各アナログ信
   号を合成して、上記所定ビットのデジタル信号に対応す
   るアナログ信号を得る様にして成ることを特徴とするデ
   ジタル−アナログ変換装置。