JPS62200425A - パイプライン制御装置 - Google Patents
パイプライン制御装置Info
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- JPS62200425A JPS62200425A JP4292886A JP4292886A JPS62200425A JP S62200425 A JPS62200425 A JP S62200425A JP 4292886 A JP4292886 A JP 4292886A JP 4292886 A JP4292886 A JP 4292886A JP S62200425 A JPS62200425 A JP S62200425A
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- stages
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- pipeline
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- 102100033176 Epithelial membrane protein 2 Human genes 0.000 abstract description 4
- 102100030146 Epithelial membrane protein 3 Human genes 0.000 abstract description 4
- 101000851002 Homo sapiens Epithelial membrane protein 2 Proteins 0.000 abstract description 4
- 101001011788 Homo sapiens Epithelial membrane protein 3 Proteins 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000014509 gene expression Effects 0.000 description 2
- 101100031684 Arabidopsis thaliana NPF4.2 gene Proteins 0.000 description 1
- 239000012267 brine Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
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- Advance Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、ノ々イブライン方式のデータ処理装置に用い
られるＡイア’−１フイン制御装置に関する。
られるＡイア’−１フイン制御装置に関する。
（従来の技術）
パイプライン方式の処理装置に於けるパイプライン制御
は、従来、第２図に示すように、各段（ステージ）を順
次経由する形で制御を行なっていた。これは概念的には
、各段において後方からくる次のデータを受けとれない
場合は、後方に対して待つようにＷＡＩＴ信号（待ち信
号）を出力する制御を行なっている。
は、従来、第２図に示すように、各段（ステージ）を順
次経由する形で制御を行なっていた。これは概念的には
、各段において後方からくる次のデータを受けとれない
場合は、後方に対して待つようにＷＡＩＴ信号（待ち信
号）を出力する制御を行なっている。
ここで、後方のデータを受けとれない場合とは、その段
にである動作サイクルでデータを処理中であシ、次のサ
イクルで後方からのデータの処理に移れない場合と、デ
ータの処理を終了して次のサイクルで前方の段にデータ
を渡すためにＳＴＢ信号（ストローブ信号）を出力する
が前方の段がＷＡ Ｉ Ｔ信号を出力している場合であ
る。この後者の場合はＷＡ Ｉ Ｔ信号が前方から後方
に向けて伝搬するため、伝搬遅延が問題となシ、・ｆイ
ブラインの段数を増やすと動作サイクルの長さをあまシ
短くできないという問題があった。
にである動作サイクルでデータを処理中であシ、次のサ
イクルで後方からのデータの処理に移れない場合と、デ
ータの処理を終了して次のサイクルで前方の段にデータ
を渡すためにＳＴＢ信号（ストローブ信号）を出力する
が前方の段がＷＡ Ｉ Ｔ信号を出力している場合であ
る。この後者の場合はＷＡ Ｉ Ｔ信号が前方から後方
に向けて伝搬するため、伝搬遅延が問題となシ、・ｆイ
ブラインの段数を増やすと動作サイクルの長さをあまシ
短くできないという問題があった。
（発明が解決しようとする問題点）
上述したように従来では、パイプラインの実行ステージ
（段数）が増すとこれに伴ってＡ？イブライン制御信号
の伝搬遅延が犬きくなシ、従ってパイプラインの実行ス
テージ数（段数）が増す程、動作サイクルの長さを短く
することができなくなるという問題があった。
（段数）が増すとこれに伴ってＡ？イブライン制御信号
の伝搬遅延が犬きくなシ、従ってパイプラインの実行ス
テージ数（段数）が増す程、動作サイクルの長さを短く
することができなくなるという問題があった。
本発明は、・（イブラインの制御を各段毎に行なわずに
１箇所で集中してハードウェア制御する構成とし、これ
によりパイプライン制御信号の伝搬遅延を回避して、実
行ステージ数、動作サイクル時間等の各種の制約を大幅
に緩和し、高速かつ高機能のパイプライン処理機構を実
現できる。
１箇所で集中してハードウェア制御する構成とし、これ
によりパイプライン制御信号の伝搬遅延を回避して、実
行ステージ数、動作サイクル時間等の各種の制約を大幅
に緩和し、高速かつ高機能のパイプライン処理機構を実
現できる。
〔発明の構成〕
（問題点を解決するための手段）
本発明は、・母イブライン処理機構に於いて、実行ステ
ージには、前方の実行ステージに受渡すデータの有無を
示す信号、後方の実行ステージに対して停止を指示する
信号、自己ステージに処理中のデータが存在するか否か
を示す信号の各信号発生手段をもち、実行ステージの制
御機構には、上記各実行ステージからの上記各信号を入
力し、同信号を論理演算して、次の実行サイクルでデー
タ処理の実行が不可能な実行ステージを判断し、同実行
ステージに処理停止指示信号を送出するパイプライン集
中制御回路をもち、上記・ぐイゾライン集中制御回路が
全ての実行ステージの状態を同時に監視し、停止しなけ
ればならない全ての実行ステージに同時に停止を指示す
る構成としている。
ージには、前方の実行ステージに受渡すデータの有無を
示す信号、後方の実行ステージに対して停止を指示する
信号、自己ステージに処理中のデータが存在するか否か
を示す信号の各信号発生手段をもち、実行ステージの制
御機構には、上記各実行ステージからの上記各信号を入
力し、同信号を論理演算して、次の実行サイクルでデー
タ処理の実行が不可能な実行ステージを判断し、同実行
ステージに処理停止指示信号を送出するパイプライン集
中制御回路をもち、上記・ぐイゾライン集中制御回路が
全ての実行ステージの状態を同時に監視し、停止しなけ
ればならない全ての実行ステージに同時に停止を指示す
る構成としている。
（作用）
実行ステージは各動作サイクル毎にその処理状態に応じ
て、前方の実行ステージに受渡すデータの有無を示す信
号、後方の実行ステージに対して停止を指示する信号、
自己ステージに処理中のデータが存在するか否かを示す
信号を選択的に出力する。これらの各信号はそれぞれ他
の実行ステージを介すことなくダイレクトに・母イブラ
イン集中制御回路に入力される。パイプライン集中制御
回路は上記各実行ステージからの上記各信号を直接に入
力し、その各信号を論理演算して、次の実行サイクルで
データ処理の実行が不可能な実行ステージそれぞれに対
し処理停止指示信号を同時に送出する。このようにパイ
プライン集中制御回路が全ての実行ステージの状態を同
時に監視し、停止しなければならない全ての実行ステー
ジに同時に停止を指示することにより、パイプライン制
御信号の伝搬遅延を回避して、実行ステージ数、動作サ
イクル時間等の各種の制約を大幅に緩和し、高速かつ高
機能の・ぞイブライン処理機構を実現できる。
て、前方の実行ステージに受渡すデータの有無を示す信
号、後方の実行ステージに対して停止を指示する信号、
自己ステージに処理中のデータが存在するか否かを示す
信号を選択的に出力する。これらの各信号はそれぞれ他
の実行ステージを介すことなくダイレクトに・母イブラ
イン集中制御回路に入力される。パイプライン集中制御
回路は上記各実行ステージからの上記各信号を直接に入
力し、その各信号を論理演算して、次の実行サイクルで
データ処理の実行が不可能な実行ステージそれぞれに対
し処理停止指示信号を同時に送出する。このようにパイ
プライン集中制御回路が全ての実行ステージの状態を同
時に監視し、停止しなければならない全ての実行ステー
ジに同時に停止を指示することにより、パイプライン制
御信号の伝搬遅延を回避して、実行ステージ数、動作サ
イクル時間等の各種の制約を大幅に緩和し、高速かつ高
機能の・ぞイブライン処理機構を実現できる。
（実施例）
以下図面を参照して本発明の一実施例を説明する。尚、
ここでは説明を簡単にするため、パイプラインの段数を
４段（４ステージ）としている。
ここでは説明を簡単にするため、パイプラインの段数を
４段（４ステージ）としている。
第１図は本発明の一実施例を示すブロック図でを実行す
る実行ステージ（５ＴＡＧＥ１〜５ＴＡＧＥ４ ）であ
り、ＡＶＬ 、 ＷＡＩＴ 、 ＥＭＰ等の信号発生機
能をもつ。
る実行ステージ（５ＴＡＧＥ１〜５ＴＡＧＥ４ ）であ
り、ＡＶＬ 、 ＷＡＩＴ 、 ＥＭＰ等の信号発生機
能をもつ。
これら信号のうち、ＡＶＬは前方のステージに対してデ
ータの処理が終了し、次のサイクルでデータを受けとる
よう指示する信号である。又、 ＷＡＩＴは各ステージ
から後方のステージに対して“待て”の指令を出す信号
であシ、ＥＭＴは自己ステージがデータの処理中でもな
く、次のステージに渡すデータも存在しないことを示す
信号である。
ータの処理が終了し、次のサイクルでデータを受けとる
よう指示する信号である。又、 ＷＡＩＴは各ステージ
から後方のステージに対して“待て”の指令を出す信号
であシ、ＥＭＴは自己ステージがデータの処理中でもな
く、次のステージに渡すデータも存在しないことを示す
信号である。
２０は上記各ステージ１１〜１４の上記各信号（ＡＶＬ
、 ＷＡＩＴ 、 ＥＭＰ ）をもとに各ステージ１
１〜１４の１動作”、“停止“を集中制御する論理回路
構成の・母イブライン集中制御回路であり、ここではプ
ログラマプルアレイロノック（ＰＡＬ ）で実現される
。この・千イブライン集中制御回路２０からは各ステー
ジ１１〜Ｉ４に対し、それぞれ別個に“停止”を指示す
る信号ＨＯＬＤが出力されｂｏこのパイプライン集中制
御回路２０の具体的な内部論理構造は後述する。
、 ＷＡＩＴ 、 ＥＭＰ ）をもとに各ステージ１
１〜１４の１動作”、“停止“を集中制御する論理回路
構成の・母イブライン集中制御回路であり、ここではプ
ログラマプルアレイロノック（ＰＡＬ ）で実現される
。この・千イブライン集中制御回路２０からは各ステー
ジ１１〜Ｉ４に対し、それぞれ別個に“停止”を指示す
る信号ＨＯＬＤが出力されｂｏこのパイプライン集中制
御回路２０の具体的な内部論理構造は後述する。
と と ！ Ｌ−靭知’ＩＩＶＩ に云千−宙許佐
１１の翻１作卆囮明する。ここでは、ステー’）１１の
制御を例にとって説明を行なう。パイプライン処理の成
る動作サイクルで、ステージ１４よシ１待で“が発生し
く即ちＷＡＩＴ４がアクティブになシ）、ステージ１２
．１３で“待て“が発生しない場合（即ちＷＡＩＴ！、
ＷＡＩＴ。
１１の翻１作卆囮明する。ここでは、ステー’）１１の
制御を例にとって説明を行なう。パイプライン処理の成
る動作サイクルで、ステージ１４よシ１待で“が発生し
く即ちＷＡＩＴ４がアクティブになシ）、ステージ１２
．１３で“待て“が発生しない場合（即ちＷＡＩＴ！、
ＷＡＩＴ。
がインアクティブの場合）、ＥＭＰ、がアクティブでＥ
ＭＰ ３がインアクティブならステージ１２が１空”、
ステージ１３が１空”でないことになるので、パイプラ
イン集中制御回路２０はステージ１３に対して１停止′
を指示する（即ちＨＯＬＤ ｓをアクティブとする）。
ＭＰ ３がインアクティブならステージ１２が１空”、
ステージ１３が１空”でないことになるので、パイプラ
イン集中制御回路２０はステージ１３に対して１停止′
を指示する（即ちＨＯＬＤ ｓをアクティブとする）。
この結果、次のサイクルでステージ１１のデータは次段
のステージ１２に移動する。
のステージ１２に移動する。
また、ＥＭＰ、 、 ＥＭＰ３がアクティブの場合も同
様に次のサイクルでステージ１１のデータが次段のステ
ージ１２へ移動する。ＩＭＦ、がインアクティブで、Ｅ
ＭＰ３がアクティブの場合は、ステージ１３が１”で、
ステージ１２にデータが存在するが、次のサイクルでデ
ータをステージ１３に渡せる状態にあるので、次のサイ
クルでステージ１１．１２のデータはそれぞれ次段のス
テージ１２．１３へ移動する。
様に次のサイクルでステージ１１のデータが次段のステ
ージ１２へ移動する。ＩＭＦ、がインアクティブで、Ｅ
ＭＰ３がアクティブの場合は、ステージ１３が１”で、
ステージ１２にデータが存在するが、次のサイクルでデ
ータをステージ１３に渡せる状態にあるので、次のサイ
クルでステージ１１．１２のデータはそれぞれ次段のス
テージ１２．１３へ移動する。
このようにステー−）１４で１待て“が発生した（ Ｗ
ＡＩＴ４がアクティブとなった）場合、ステージ１２．
１３の何れかが１空’ （Ｅｅ、、又はＥＭＰ ３がア
クティブ）であればステージ１１のデータは次のサイク
ルでステージ１２に移ることができる。
ＡＩＴ４がアクティブとなった）場合、ステージ１２．
１３の何れかが１空’ （Ｅｅ、、又はＥＭＰ ３がア
クティブ）であればステージ１１のデータは次のサイク
ルでステージ１２に移ることができる。
但し、ステージ１２．１３の両方が１空”でなくとも、
ＡＶＬ、がインアクティブであれば次のサイクルで渡す
データが存在しないのでＨＯＬＤｌｔ−インアクティブ
とし、ステージ１１の段の内部のデータ処理を続行させ
る。
ＡＶＬ、がインアクティブであれば次のサイクルで渡す
データが存在しないのでＨＯＬＤｌｔ−インアクティブ
とし、ステージ１１の段の内部のデータ処理を続行させ
る。
以上の動作をまとめると、パイプラインがステージ１１
〜１４の４段の場合、ステージ１１に対する“停止′信
号（Ｅ（ＯＬＤｔ ）の条件式は次のようになる。
〜１４の４段の場合、ステージ１１に対する“停止′信
号（Ｅ（ＯＬＤｔ ）の条件式は次のようになる。
ＨＯＬＤ、 ＝ＷＡＩＴ４本コ（ｇＭＰ＝ ） ＊コ（
ＥＭＰ ｚ ） ＊ Ａ ＶＬ ｓ＋ＷＡＩＴｌ）ｋコ
（ＥＭＰ２ ） ＊ Ａ’ＶＬｔ ＋ＷＡＩＴＩ ＊
ＡＶＬｌ （但し＊：論理積（ＡＮＤ）、＋：論理和（ＯＲ）。
ＥＭＰ ｚ ） ＊ Ａ ＶＬ ｓ＋ＷＡＩＴｌ）ｋコ
（ＥＭＰ２ ） ＊ Ａ’ＶＬｔ ＋ＷＡＩＴＩ ＊
ＡＶＬｌ （但し＊：論理積（ＡＮＤ）、＋：論理和（ＯＲ）。
コ（）；否定（ＮＯＴ ） ）
ステージ１２．１３に対しても同様に以下の様になる。
ＨＯＬＩ）２ ＝ＷＡＩＴ４ ＊ｌ（凹３） ＊ ＡＶ
Ｌ、 ＋ＷＡＩＴ３ ＊ ＡＶＬ２ ＨＯＬＤｘ ＝ＷＡＩＴ４ ＊ Ａｖｒ、３このパイプ
ライン集中制御回路２０に於ける論理ダート構造は上記
した各条件式から容易に理解できるものでアシ、従って
ここではその論理回路図を省略する。
Ｌ、 ＋ＷＡＩＴ３ ＊ ＡＶＬ２ ＨＯＬＤｘ ＝ＷＡＩＴ４ ＊ Ａｖｒ、３このパイプ
ライン集中制御回路２０に於ける論理ダート構造は上記
した各条件式から容易に理解できるものでアシ、従って
ここではその論理回路図を省略する。
上述したように、パイプラインの各ステージを独立した
積和標準形のダートロジックで集中制御する構成とした
ことＫよシ、パイプの段数（ステージ数）を増やしても
伝搬遅延は変わらず、動作サイクルを短くすることがで
きる。また、制御を集中して行なうため、各段の回路は
簡略化され、モジュールとして設計できる。
積和標準形のダートロジックで集中制御する構成とした
ことＫよシ、パイプの段数（ステージ数）を増やしても
伝搬遅延は変わらず、動作サイクルを短くすることがで
きる。また、制御を集中して行なうため、各段の回路は
簡略化され、モジュールとして設計できる。
尚、上記した各信号の用い方は一例であり、パイプライ
ン集中制御回路と各段において以下の情報が遣取シでき
れば他の信号を用いてもよい。
ン集中制御回路と各段において以下の情報が遣取シでき
れば他の信号を用いてもよい。
１）ある段（ステージ）から一つ前方の段（次段のステ
ージ）に対してデータの受は渡しく送出データが準備で
きた）を示す信号。
ージ）に対してデータの受は渡しく送出データが準備で
きた）を示す信号。
２）ある段がデータを処理中のため、新しいデータを受
けとれないことを示す信号。
けとれないことを示す信号。
３）ある段がデータを処理中でなく、前の段に受は渡す
データも持たない、すなわちデータが“空″でおること
を示す信号。
データも持たない、すなわちデータが“空″でおること
を示す信号。
４）パイプライン集中制御回路から各段に対し１停止”
を指示する信号。
を指示する信号。
又、上記実施例では説明を容易にするため４段構成のノ
４イゾラインを例にとったが、これに限らずパイプライ
ン集中制御回路２０の物理的なダート量を考慮すること
によって任意多段構成の・セイプラインを構築できる。
４イゾラインを例にとったが、これに限らずパイプライ
ン集中制御回路２０の物理的なダート量を考慮すること
によって任意多段構成の・セイプラインを構築できる。
以上詳記したように本発明のパイプライン制御装置によ
れば、パイプライン集中制御回路により全ての実行ステ
ージの状態を同時に監視し、停止しなければならない全
ての実行ステージに同時に停止を指示する構成としたこ
とによシ、・千イデライン制御信号の伝搬遅延を回避し
て、実行ステージ数、動作サイクル時間等の各種の制約
を大幅に緩和でき、これによシ高速かつ高機能の・母イ
ブライン処理機構が容易に実現できる。
れば、パイプライン集中制御回路により全ての実行ステ
ージの状態を同時に監視し、停止しなければならない全
ての実行ステージに同時に停止を指示する構成としたこ
とによシ、・千イデライン制御信号の伝搬遅延を回避し
て、実行ステージ数、動作サイクル時間等の各種の制約
を大幅に緩和でき、これによシ高速かつ高機能の・母イ
ブライン処理機構が容易に実現できる。
第１図は本発明の一実施例を示すブロック図、第２図は
従来のパイプライン制御手段を説明するためのブロック
図である。 １１．１２．．１３．１４・・・実行ステージ（５ＴＡ
（Ｊ：、 、 ５ＴＡＧＥ雪、、 ５ＴＡＧＥｓ １Ｓ
ＴＡＧＫ４ ）、２０・・・パイグライン集中制御回路
。 出願人代理人 弁理士 鈴 江 武 音処理−？−７
９を歳□ ２゜ ！Ａ１１１ 図 第２図
従来のパイプライン制御手段を説明するためのブロック
図である。 １１．１２．．１３．１４・・・実行ステージ（５ＴＡ
（Ｊ：、 、 ５ＴＡＧＥ雪、、 ５ＴＡＧＥｓ １Ｓ
ＴＡＧＫ４ ）、２０・・・パイグライン集中制御回路
。 出願人代理人 弁理士 鈴 江 武 音処理−？−７
９を歳□ ２゜ ！Ａ１１１ 図 第２図
Claims (1)
- 複数の実行ステージからなるパイプライン処理機構に於
いて、上記実行ステージには、前方の実行ステージに受
渡すデータの有無を示す信号の発生手段と、後方の実行
ステージに対して停止を指示する信号の発生手段と、自
己ステージに処理中のデータが存在するか否かを示す信
号の発生手段とをもち、上記実行ステージの制御機構に
は、上記各実行ステージからの上記各信号を入力し、同
信号を論理演算して、次の実行サイクルでデータ処理の
実行が不可能な実行ステージを判断し、同実行ステージ
に処理停止指示信号を送出するパイプライン集中制御回
路をもち、上記パイプライン集中制御回路が全ての実行
ステージの状態を同時に監視し、停止しなければならな
い全ての実行ステージに同時に停止を指示することを特
徴とするパイプライン制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61042928A JPH0719209B2 (ja) | 1986-02-28 | 1986-02-28 | パイプライン制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61042928A JPH0719209B2 (ja) | 1986-02-28 | 1986-02-28 | パイプライン制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62200425A true JPS62200425A (ja) | 1987-09-04 |
| JPH0719209B2 JPH0719209B2 (ja) | 1995-03-06 |
Family
ID=12649681
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61042928A Expired - Lifetime JPH0719209B2 (ja) | 1986-02-28 | 1986-02-28 | パイプライン制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0719209B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04181409A (ja) * | 1990-11-16 | 1992-06-29 | Fujitsu Ltd | パイプライン処理装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57207955A (en) * | 1981-06-17 | 1982-12-20 | Hitachi Ltd | Pipeline information processing unit |
| JPS58183555U (ja) * | 1982-06-02 | 1983-12-07 | 株式会社日立製作所 | パイプライン演算器 |
-
1986
- 1986-02-28 JP JP61042928A patent/JPH0719209B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57207955A (en) * | 1981-06-17 | 1982-12-20 | Hitachi Ltd | Pipeline information processing unit |
| JPS58183555U (ja) * | 1982-06-02 | 1983-12-07 | 株式会社日立製作所 | パイプライン演算器 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04181409A (ja) * | 1990-11-16 | 1992-06-29 | Fujitsu Ltd | パイプライン処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0719209B2 (ja) | 1995-03-06 |
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