JPS62198898A

JPS62198898A - 液晶装置

Info

Publication number: JPS62198898A
Application number: JP61041273A
Authority: JP
Inventors: 裕司井上; 英治坂本; 芳幸長田
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1986-02-26
Filing date: 1986-02-26
Publication date: 1987-09-02
Anticipated expiration: 2009-08-31
Also published as: JPH0668673B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の分野］本発明は、液晶装置に関し、特に薄膜トランジスタ（Ｔ
ＰＴ）をスイッチング素子として用いたアクティブ・マ
トリクス型液晶装置に関するものである。

［従来の技術］及び［発明が解決しようとする問題点］アクティブマトリクス回路基板の代表的なものとしてＴ
ＰＴをアナログスイッチング素子として用いた液晶表示
装置が考えられる。この液晶表示装置は近年、高密度化
、大面積化が進み、その信号線は２０００本近くにもの
ぼっており、外部回路との結線の問題と、駆動用ＩＣの
増大という問題が深刻化し、歩留り低下やコスト高を招
いている。

第７図は従来のアクティブマトリクス型液晶表示装誼の
一例を示したものである。図中１は、表示部で、ＡＮＭ
は、画素駆動用ＴＰＴスイッチング素子、２は信号線駆
動回路、３は走査線駆動回路である。４は表示部１と信
号線駆動回路２との接続部である。

また、第８図は表示部１の信号線Ｓ　（１）〜Ｓ（Ｍ）
に与えるべく信号線駆動回路２でサンプルホールドされ
た映像信号と、走査線Ｇ　（１）〜Ｇ（Ｎ、　）信号と
のタイミング図を表わすものである。走査線数×信号線
をＮＸＭのマトリクスで構成した場合、接続部４はＭケ
所あることになる。

密度に関しては、たとえば走査線数Ｎ＝４８０本、アス
ペクト比３：４、画面サイズ対角７インチの液晶フルカ
ラーテレビを考えた場合、信号線数Ｍ＝１９２０、画面
の横の長さ１は、１＝７Ｘ２５．４ｍｍＸ−ｒ≠１４２
ｎｖよって信号線密度ｄは、ｄ＝Ｍ＝１９２０　．３．５本／ｍｍ従来、この高密度且つ多数の信号線を外部の信号線駆動
回路２と接続するために実装の信頼性、歩留りの低下、
又、外部駆動用ＩＣの増大に伴うコスト高が問題となっ
た。また、これらＩＣを塔載するために基板サイズが大
きくなり、表示部に比べ外部回路部が大きいというアン
バランスも問題となっていた。

本発明は上記従来技術の問題点に鑑みなされたもので、
アクティブマトリクス回路基板の信号線の外部駆動回路
との接続数を減らし、実装の簡素化、歩留りの向上、実
装コストの低減を図るとともに、外部信号線駆動用ＩＣ
の個数の低減、前記外部駆動回路の小規模、コンパクト
化、それに伴うコストの低減を図ることを目的とするも
のである。

［問題点を解決するための手段］及び［作用］本発明は
、複数の行及び列に沿って配列したスイッチング素子と
、該スイッチング素子を行毎に共通に接続した第１のコ
ントロール線と、該スイッチング素子を列毎に共通に接
続した第２のコントロール線と、該スイッチング素子毎
に接続した画素電極とを配置した第１の基板と、該第１
の基板に対向する共通電極を設けた第２の基板と、該第
１の基板と第２の基板との間に配置した液晶を有する液
晶装置において、前記第１のコントロール線を複数のブ
ロックに分割し、該ブロック内のコントロール線を共通
に接続する第３のコントロール線を配線し、該第３のコ
ントロール線と前記ブロック内のコントロール線との接
続部毎にスイッチング素子が配置されているとともに、
前記第２の基板に設けた共通電極にメタル線が配線され
ている液晶装置の特徴を有している。

［実施例］以下、本発明を図面に従って説明する。

第１図は本発明の実施例であり、第７図に示したＮｘＭ
画素毎にスイッチング素子を設けたＮＸＭアクティブマ
トリクス型液晶表示装置と同一基板上に破線で囲って示
したｎｘｍアクティブマトリクス回路５を設けた全体図
を表わす。第２図は第１図のｎｘｍアクティブマトリク
ス回路５の内部を表わし、図中６は、映像信号用アナロ
グスイッチングトランジスタ（以下Ａ、Ｓ、ｈランジス
タと略す）、７は映像信号サンプルホールド用コンデン
サーであり、Ｓ　（１）〜Ｓ（ｍ）はＡ、Ｓ、　　トラ
ンジスタ６へのラッチされた映像信号線、ｇ（１）〜ｇ
　（ｎ）は、Ａ、Ｓ、ｌ−ランジスタロのスイッチング
用信号線を示す。今、第７図におけるＭ木の信号線をｍ
木に共通化したマトリクス配線となる様にすると第２図
のＳ　（１）〜Ｓ　（ｍ）の信号線とｇ（１）〜ｇ（＋
１）のイエ号線とｎｘｍ個のＡ、Ｓ、トランジスタ６及
びコンデンサー７から成るマトリクス回路とすることが
できる。ただしｎは１以上の整数で、ｎ≧曝−である。

この時の映像信号と、第２図のＡ、Ｓ、Ｉ−ランジスタ
ロのトランジスタ及び、第１図の表示部１のトランジス
タとの°タイミングは第３図の映像信号ラッチ回路を用
いると第４図の関係となる。

さらに詳しく見てみると、まず第３図において、入力さ
れたアナログ映像信号９がφ１の、タイミングで出力さ
れると、シフトレジスタ８からのバルスでトランジスタ
１０でサンプリングされ、コンデンサ１１でホールドさ
れ、さらにソースフオロウバッファ１２でバッファリン
グされる。このＡ／Ｄ変換された映像信号がトランジス
タ１３でφ２の同一タイミングでラッチされて第１図あ
るいは第２図の５（１）〜Ｓ　（ｍ）へ入力される。

このラッチタイミング等を各々ｔ１．ｔ２−−−とする
と第４図で示す映像信号とＳ　（１）〜Ｓ　（ｍ）の関
係となる。第２図のＡ、Ｓ、　　トランジスタ６のトラ
ンジスタはｔｌ　、ｔ２−−−　ｔｎの各タイミングご
とに△ｔ＝ｔ２−ｔ１＝ｊ３−１２＝−−−の間ＯＮと
なり各々の第３図より出力された映像信号をコンデンサ
ー７に保持する。

そしてｔｎのタイミングでホールドされた後映像信号の
水平帰線時間、と次のラッチタイミング時ｔｒ＋＋１の
間のｔＧの期間、第１図の表示部１のトランジスタスイ
ッチング信号線、すなわち画素走査線の１本がＯＮとな
り画素へＡ／Ｄ変換された映像信号が伝達される。

以上のことを走査線数くりかえすことで一画面分の映像
データが各画素へ伝達され一画面表示することとなる。

今、Ｎ＝４８０．Ｍ＝１９２０にフレーム周波数６０Ｈ
ｚのＮＴＣ３ＴＶ信号をｍ＝２４゜ｎ＝８で表示しよう
とすると１水平走査期間は６３．５μＳｅＣ水平帰線時
間は１１μｓｅｃであるから、△ｔ≦（６３，５−１１
）／８＝６．５６μｓｅｃ　　ｔＧ≦（１１＋６．５６
）＝１７．５６μｓｅｃとなる。なおｇ　（ｎ）がＯＮ
となるタイミングとＧ（ｉ）（ｉ番目の走査線の意味）
がＯＮとなるタイミングを同時とすることは実際上第３
図より出力された（サンプルホールドされた）映像信号
を、第２図のＡ、Ｓ、ｌ−ランジスタロのトランジスタ
を介して直接画素へ伝達することになるので問題はない
。こうすることで画素用スイッチン°グトランジスタの
充電時間を長くとることができるので負荷を軽減するこ
とができ、コンパクトなトランジスタで済ますことがで
きる。

この時、外部映像信号処理回路、第３図と第１図あるい
は第２図の５（１）〜Ｓ　（ｍ）との接続本数はｍ＝　
２４０本であるので、信号線密度ｄはｄ＝　ｍ　＝ユニ
ＬＬ＝　１．６９木／ｍｍ℃　　　１４２とすることが可能となる。第５図は、第１図又は第２図
のスイッチング用信号線Ｓ　（１）〜Ｓ　（ｍ）を低密
度配置した場合の一例を示す。

また、第６図は５（１）　〜Ｓ（ｍ）とｇ（１）〜ｇ　
（ｎ）の別の低密度配置例である。この場合は信号線密
度は、ａ　＝２４０　＋　８　＝１．−ｒ　５木／ｍｍとやや
密度は上がるもののわずかであり、接続本数低減効果に
ほとんど影響しないのに対し、第３図の外部信号処理部
の１２のバッファを同一性能にそろえるどとができると
いう利点がある。

つまり第６図のｇ　（＋）〜ｇ（ｎ）の５（１）〜Ｓ　
（ｍ）のマトリクス回路基板上での上下交差部からなる
配線容量は同一となるため第３図の回路からのデータ変
動を一様に抑えることができるので画像のバラツキを抑
えやすく設計できる。

なお、分割用スイッチングトランジスタは、画素用スイ
ッチングトランジスタと同一構成であり、データ保持用
コンデンサーも既知の技術でトランジスタ製造プロセス
内で設けることができ、あるいは配線容量等を用いた場
合には不要となるので、同一基板上に設けられることは
特に詳細に述べることもなく明らかである。

特に、本発明では第４図に示す様に前記第２の基板上に
設けた共通電極に相当ＶるＩＴＯ−水平走査期間（ＩＨ
）互に極性が反転しているが、かかる反転時にソースド
ライバーからの信号がパネル内に到達するまでに遅延分
布を生じる問題点があったが、共通電極上にメタル（銀
、アルミ、クロム、金）を配線することによって遅延分
布を小さくすることができる。このメタルは、例えば共
通電極をＩＴＯ電極で形成した場合には、ＩＴＯ電極の
周囲に枠状に配置することができるほか、ＩＴＯ電極の
全面に亘ってメツシュ状に配線することができる。勿論
、上述した枠状メタルとメツシュ状メタルの両方を組合
せることも可能である。又、この際の共通電極の端子を
棒状メタルの四隅の少なくとも２個所に設けることがで
きる。

又、本発明は前述の画素毎のスイッチングトランジスタ
を設けたアクティブマトリクス液晶素子に代えて、米国
特許第４，３６７．９２４号公報などに開示されたパッ
シブマトリクス型強誘電性液晶素子を用いることができ
る。この強誘電性液晶素子の信号線を、前述の方法でＴ
ＰＴによりブロック化し、共通化することができる。こ
の際、強誘電性液晶としては、カイラルスメクテイック
液相、特にそのＣ相、Ｈ相、■相、Ｊ相、に相。

Ｃ相、Ｆ相が適している。

［発明の効果］以上実施例から明らかなように、従来、１９２０本の信
号線を２４０木ないしは２４８木とすることができ、信
号線密度を１３．５木／ｍｍから１．６９本／ｍｍ（８
７，５％減）ないしは１７５本／ｍｍ（８７，０％減）
と大きく抑えることができる。したがって、実装の簡素
化、歩留りの向上、外部信号処理用ＩＣ個数の低減等、
コスト的に有利となるばかりでなく、外部信号回路る。

の小規模化、コンパクト化、低コスト化も可能となる上
、ＩＨ反転時の遅延を防止することができる。

なお、説明ではアナログの映像信号を例としたが、本発
明は他の信号、例えばデジタル信号でも良く、限定され
るものではない。

【図面の簡単な説明】

第１図は本発明のアクティブマトリクス（ＮｘＭ画素）
液晶表示装置の一実施例を示す説明図、第２図は本発明
のｎｘｍマトリクス配線のＭ個のアクティブマトリクス
配置の部分拡大図、第３図は本発明によるｍ木の信号線
への映像信号出力回路図、第４図は第１図あるいは第２
図へ第３の回路を用いた場合の映像信号と信号線と本発
明でＭ個配置されたスイッチング素子へのスイッチング
信号と画素走査信号とのタイミング図、第５図は本発明
を用いた低密度信号線配置図、第６図は本発明の別の実
施例の低密度信号線配置図、特許出願人　　キャノン株
式会社９７ナク゛Ｏ岨１Ｅ１１号 ’）Ｉ　　　　　　　　　　　　　　　Ｓｍ−３５ｒｎ
−ｚ　　　　　　９ｔｎ−１５ｍ５Ｃリー−−−−−５
（ｍ）第７図

Claims

【特許請求の範囲】

複数の行及び列に沿って配列したスイッチング素子と、
該スイッチング素子を行毎に共通に接続した第１のコン
トロール線と、該スイッチング素子を列毎に共通に接続
した第２のコントロール線と、該スイッチング素子毎に
接続した画素電極とを配置した第１の基板と、該第１の
基板に対向する共通電極を設けた第２の基板と、該第１
の基板と第２の基板との間に配置した液晶を有する液晶
装置において、前記第１のコントロール線を複数のブロ
ックに分割し、該ブロック内のコントロール線を共通に
接続する第３のコントロール線を配線し、該第３のコン
トロール線と前記ブロック内のコントロール線との接続
部毎にスイッチング素子が配置されているとともに、前
記第２の基板に設けた共通電極にメタル線が配線されて
いることを特徴とする液晶装置。