JPS62196757A - 共用デ−タバスを用いたデ−タ転送方式 - Google Patents
共用デ−タバスを用いたデ−タ転送方式Info
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- JPS62196757A JPS62196757A JP3954286A JP3954286A JPS62196757A JP S62196757 A JPS62196757 A JP S62196757A JP 3954286 A JP3954286 A JP 3954286A JP 3954286 A JP3954286 A JP 3954286A JP S62196757 A JPS62196757 A JP S62196757A
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- 230000010365 information processing Effects 0.000 claims abstract description 31
- 238000000034 method Methods 0.000 claims description 15
- 238000004891 communication Methods 0.000 claims description 6
- 238000013500 data storage Methods 0.000 abstract description 3
- 230000005540 biological transmission Effects 0.000 description 3
- 101150110971 CIN7 gene Proteins 0.000 description 1
- 101150110298 INV1 gene Proteins 0.000 description 1
- 102100029469 WD repeat and HMG-box DNA-binding protein 1 Human genes 0.000 description 1
- 101710097421 WD repeat and HMG-box DNA-binding protein 1 Proteins 0.000 description 1
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
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- Engineering & Computer Science (AREA)
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- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は、例えば２つの情報処理装置相互間において
、共用のデータバスを用いてデータ通信を行なう際に利
用される共用データバスを用いたデータ転送方式に関す
る。
、共用のデータバスを用いてデータ通信を行なう際に利
用される共用データバスを用いたデータ転送方式に関す
る。
［従来技術とその問題点］
一般に、ポケットコンピュータ相互間あるいはポケット
コンピュータとフロッピディスク装置との間等、２台の
情報処理装置相互間にてデータ通信を行なう場合、その
間にはデータバスを始めとしテ、複数本のコントロール
バス等が介在接続される。ここで、例えば、上記データ
バスを両装置間で共用する場合、コントロールバスとし
ては、少なくとも５ｔｒｏｂｅ制御線とＢｕｓｙ制御線
とが各装置それぞれに必要である。つまり、この場合に
は、両装置間に実際に敷設されるコトロールバスの本数
は、合計４本となるが、さらにＡ ＣＫ制御線まで含め
ると、その本数は６本となるため、コネクタの接続ピン
数あるいは上記信号を出力するピン数等が多くなり、個
々の部材の製造コストが高くなると共に、各装置間バス
の接続が複雑になる等の欠点がある。
コンピュータとフロッピディスク装置との間等、２台の
情報処理装置相互間にてデータ通信を行なう場合、その
間にはデータバスを始めとしテ、複数本のコントロール
バス等が介在接続される。ここで、例えば、上記データ
バスを両装置間で共用する場合、コントロールバスとし
ては、少なくとも５ｔｒｏｂｅ制御線とＢｕｓｙ制御線
とが各装置それぞれに必要である。つまり、この場合に
は、両装置間に実際に敷設されるコトロールバスの本数
は、合計４本となるが、さらにＡ ＣＫ制御線まで含め
ると、その本数は６本となるため、コネクタの接続ピン
数あるいは上記信号を出力するピン数等が多くなり、個
々の部材の製造コストが高くなると共に、各装置間バス
の接続が複雑になる等の欠点がある。
［発明の目的コ
この発明は上記のような問題点に鑑みなされたもので、
例えば２台の情報処理装置相互間にて共用データバスを
用いたデータ通信を行なう場合でも、６本ものコントロ
ールバスを敷設する必要なく、両装置間の介在接続線を
大幅に簡略化することのできる共用データバスを用いた
データ転送方式を提供することを目的とする。
例えば２台の情報処理装置相互間にて共用データバスを
用いたデータ通信を行なう場合でも、６本ものコントロ
ールバスを敷設する必要なく、両装置間の介在接続線を
大幅に簡略化することのできる共用データバスを用いた
データ転送方式を提供することを目的とする。
［発明の要点コ
すなわちこの発明に係わる共用データバスを用いたデー
タ転送方式は、相互の情報処理装置間に２本の制御信号
線を接続し、上記２本の制御線の出力状態を検出して相
手方装置の状態がデータ送信中であるか、データ受信中
であるか、あるいは時期中であるかを判断する手段と、
この手段により得られた結果に基づいて実行される装置
の動作に応じて上記２本の制御線の出力状態を制御する
手段とを具備した構成とし、情報処理装置相互間の制御
信号線を２本とするものである。
タ転送方式は、相互の情報処理装置間に２本の制御信号
線を接続し、上記２本の制御線の出力状態を検出して相
手方装置の状態がデータ送信中であるか、データ受信中
であるか、あるいは時期中であるかを判断する手段と、
この手段により得られた結果に基づいて実行される装置
の動作に応じて上記２本の制御線の出力状態を制御する
手段とを具備した構成とし、情報処理装置相互間の制御
信号線を２本とするものである。
［発明の実施例］
以下図面によりこの発明の一実施例を説明する。
第１図はその共用データバスを用いたデータ転送方式に
よる２台の情報処理装置１１ａ、ｆｌｂ相互間のデータ
転送制御回路を示すもので、本実施例では、上記各情報
処理装置１１ａ、ｌｌｂとしてそれぞれ同一構成のポケ
ットコンピュータを用いるものとし、一方の情報処理装
置１１ａをマスク装置（Ｍａｓｔｅｒ）、他方の情報処
理装置１１ｂをスレーブ装置（Ｓｌａｖｅ）として説明
する。
よる２台の情報処理装置１１ａ、ｆｌｂ相互間のデータ
転送制御回路を示すもので、本実施例では、上記各情報
処理装置１１ａ、ｌｌｂとしてそれぞれ同一構成のポケ
ットコンピュータを用いるものとし、一方の情報処理装
置１１ａをマスク装置（Ｍａｓｔｅｒ）、他方の情報処
理装置１１ｂをスレーブ装置（Ｓｌａｖｅ）として説明
する。
情報処理装置１１ａにおいて、１３ａはＣＰＵ等で構成
される制御部であり、この制御部１３ａにはアドレスバ
ス１４Ａ及びデータバス１４Ｄを介して入出力データを
記憶するためのデータ記憶部１５ａが接続される。この
マスク側制御部１３ａのデータ入出力端子とスレーブ側
制御部１３ｂのデータ入出力端子とは、共用のデータバ
ス１６によりコネクタ１２を介して接続される。
される制御部であり、この制御部１３ａにはアドレスバ
ス１４Ａ及びデータバス１４Ｄを介して入出力データを
記憶するためのデータ記憶部１５ａが接続される。この
マスク側制御部１３ａのデータ入出力端子とスレーブ側
制御部１３ｂのデータ入出力端子とは、共用のデータバ
ス１６によりコネクタ１２を介して接続される。
次に、制御部１３ａ、１３ｂから送信データが出力され
た際、所定のタイミングで出力されるストローブ制御信
号は、出力端子（Ｓｔｒｏｂｅｏｕｔ）からフリップフ
ロップＦ／Ｆ１のセット端子（Ｓ）に供給され、制御部
１３ａ、１３ｂから受信データに対し所定の処理を終了
した際出力されるアック信号は、出力端子（Ａｃｋ
ｏｕｔ）からオアゲートＯＲ，を介して上記フリップフ
ロップＦ／Ｆ、のリセット端子（Ｒ）に供給される。
た際、所定のタイミングで出力されるストローブ制御信
号は、出力端子（Ｓｔｒｏｂｅｏｕｔ）からフリップフ
ロップＦ／Ｆ１のセット端子（Ｓ）に供給され、制御部
１３ａ、１３ｂから受信データに対し所定の処理を終了
した際出力されるアック信号は、出力端子（Ａｃｋ
ｏｕｔ）からオアゲートＯＲ，を介して上記フリップフ
ロップＦ／Ｆ、のリセット端子（Ｒ）に供給される。
このフリップフロップＦ／Ｆ、からのＱ出力は、当マス
ク側情報処理制御装置１１ａからのデータ転送制御信号
Ｃａとしてスレーブ側情報処理装置１１ｂに供給される
。一方、スレーブ側情報処理装置１１ｂからのデータ転
送制御信号ｃｂは、インバータＩＮＶ１、ワンショット
トリガ発生回路Ｔ１、及び上記オアゲートＯＲ１を介し
て上記フリップフロップＦ／Ｆ、のリセット端子（Ｒ）
に供給される。つまり、このフリップフロップＦ／Ｆ、
から出力されるデータ転送制御信号Ｃａは、上記ストロ
ーブ制御信号、アック制御信号、そして相手側情報処理
装置１１ｂから人力されるデータ転送制御信号Ｃｂに基
づき作成される。このことは、スレーブ側情報処理装置
１１ｂのデータ転送制御信号ｃｂについても同様である
。
ク側情報処理制御装置１１ａからのデータ転送制御信号
Ｃａとしてスレーブ側情報処理装置１１ｂに供給される
。一方、スレーブ側情報処理装置１１ｂからのデータ転
送制御信号ｃｂは、インバータＩＮＶ１、ワンショット
トリガ発生回路Ｔ１、及び上記オアゲートＯＲ１を介し
て上記フリップフロップＦ／Ｆ、のリセット端子（Ｒ）
に供給される。つまり、このフリップフロップＦ／Ｆ、
から出力されるデータ転送制御信号Ｃａは、上記ストロ
ーブ制御信号、アック制御信号、そして相手側情報処理
装置１１ｂから人力されるデータ転送制御信号Ｃｂに基
づき作成される。このことは、スレーブ側情報処理装置
１１ｂのデータ転送制御信号ｃｂについても同様である
。
また、上記スレーブ側情報処理装置１１ｂからのデータ
転送制御信号ｃｂは、ワンショットトリガ発生回路Ｔ２
を介して制御部１３ａの入力端子（Ｓｔｒｏｂｅ ｉ
ｎ）に供給されると共に、インバータＩＮｖ２を介して
アンドゲートＡＮＤ。
転送制御信号ｃｂは、ワンショットトリガ発生回路Ｔ２
を介して制御部１３ａの入力端子（Ｓｔｒｏｂｅ ｉ
ｎ）に供給されると共に、インバータＩＮｖ２を介して
アンドゲートＡＮＤ。
に、またオアゲートＯＲ２を介してフリップフロップＦ
／Ｆ２のリセット端子（Ｒ）に供給される。
／Ｆ２のリセット端子（Ｒ）に供給される。
ここで、上記アンドゲートＡＮＤ１には、スレーブ側デ
ータ転送制御信号ｃｂの反転出力と共に上記マスク側デ
ータ転送制御信号Ｃａが供給され、このアンドゲートＡ
ＮＤ、の出力信号は、上記フリップフロップＦ／Ｆ２の
セット端子（Ｓ）に供給される。また、上記オアゲート
ＯＲ２には、スレーブ側データ転送制御信号ｃｂの他に
、マスク側データ転送制御信号Ｃａが供給される。上記
フリップフロップＦ／Ｆ２からのＱ出力は、制御部１３
ａの入力端子（Ｂｕｓｙ ｉｎ）に供給されると共に
、インバータＩＮＶ、及びワンショットトリガ発生回路
Ｔ３を介して入力端子（Ａｃｋｉｎ）に供給される。つ
まり、スレーブ側情報処理装置１１ｂからのデータ転送
制御信号ｃｂは２、マスタ側のデータ転送制御信号Ｃａ
との論理処理に基づき、３つのデータ入出力制御信号と
して識別判定され、上記各入力端子（Ｓｔｒｂｅ ｉ
ｎ、Ｂｕｓｙ ｉｎ、Ａｃｋ ｉｎ）に供給される
。
ータ転送制御信号ｃｂの反転出力と共に上記マスク側デ
ータ転送制御信号Ｃａが供給され、このアンドゲートＡ
ＮＤ、の出力信号は、上記フリップフロップＦ／Ｆ２の
セット端子（Ｓ）に供給される。また、上記オアゲート
ＯＲ２には、スレーブ側データ転送制御信号ｃｂの他に
、マスク側データ転送制御信号Ｃａが供給される。上記
フリップフロップＦ／Ｆ２からのＱ出力は、制御部１３
ａの入力端子（Ｂｕｓｙ ｉｎ）に供給されると共に
、インバータＩＮＶ、及びワンショットトリガ発生回路
Ｔ３を介して入力端子（Ａｃｋｉｎ）に供給される。つ
まり、スレーブ側情報処理装置１１ｂからのデータ転送
制御信号ｃｂは２、マスタ側のデータ転送制御信号Ｃａ
との論理処理に基づき、３つのデータ入出力制御信号と
して識別判定され、上記各入力端子（Ｓｔｒｂｅ ｉ
ｎ、Ｂｕｓｙ ｉｎ、Ａｃｋ ｉｎ）に供給される
。
次に、上記構成の制御回路によるデータ転送方式に基づ
くデータ転送の制御動作について、第２図に示すタイミ
ングチャートを参照して説明する。
くデータ転送の制御動作について、第２図に示すタイミ
ングチャートを参照して説明する。
まず、双方のストローブ制御信号（Ｓｔｒｏｂｅ ｏ
ｕｔ） 及びアック制御信号 （Ａｃｋｏｕｔ）が共
にＯ″である場合には、各制御信号入力（Ｓｔｒｂｅ
ｔｎＳＢｕｓｙ ｉｎ。
ｕｔ） 及びアック制御信号 （Ａｃｋｏｕｔ）が共
にＯ″である場合には、各制御信号入力（Ｓｔｒｂｅ
ｔｎＳＢｕｓｙ ｉｎ。
Ａｃｋ ｉｎ）も全て“０“となり、各情報処理装置
１１ａ、ｌｌｂ共待期状態となっている。ここで、マス
ク側制御部１３ａがデータバス１６に送信データを出力
し、ストローブ制御信号（Ｓ ｔ ｒｏｂｅ ｏｕ
ｔ）を出力すると、フリップフロップＦ／Ｆ、がセット
されそのデータ転送制御信号Ｃａは“１”となり、スレ
ーブ側制御部１３ｂのストローブ制御信号入力（Ｓｔｒ
ｏｂｅｉｎ）がワンショットトリガ発生回路Ｔ２を介し
て“１″となる。このマスク側からスレーブ側へのデー
タ転送状態で、マスク側のフリップフロップＦ／Ｆ２が
、各データ転送制御信号Ｃａ。
１１ａ、ｌｌｂ共待期状態となっている。ここで、マス
ク側制御部１３ａがデータバス１６に送信データを出力
し、ストローブ制御信号（Ｓ ｔ ｒｏｂｅ ｏｕ
ｔ）を出力すると、フリップフロップＦ／Ｆ、がセット
されそのデータ転送制御信号Ｃａは“１”となり、スレ
ーブ側制御部１３ｂのストローブ制御信号入力（Ｓｔｒ
ｏｂｅｉｎ）がワンショットトリガ発生回路Ｔ２を介し
て“１″となる。このマスク側からスレーブ側へのデー
タ転送状態で、マスク側のフリップフロップＦ／Ｆ２が
、各データ転送制御信号Ｃａ。
ｃｂの論理処理に基づきセットされ、制御部１３ａの入
力端子（Ｂｕｓｙ ｉｎ）にスレーブ側受信中を示す
ビジー制御信号“１“が供給される。
力端子（Ｂｕｓｙ ｉｎ）にスレーブ側受信中を示す
ビジー制御信号“１“が供給される。
そして、スレーブ側制御部１３ｂが、データ受信ＯＫを
示すアック制御信号（Ａｃｋ ｏｕｔ）を出力した後
、データバス１６に送信データを出力し、ストローブ制
御信号（Ｓｔｒｏｂｅ ｏｕｔ）を出力すると、フリ
ップフロップＦ／Ｆ、がセットされそのデータ転送制御
信号ｃｂは“１”となり、マスク側制御部１３ａのスト
ローブ制御信号入力（Ｓｔｒｏｂｅ ｉｎ）がワンシ
ョットトリガ発生回路Ｔ２を介して“１“となる。この
スレーブ側からマスク側へのデータ転送状態で、マスタ
側のフリッププロップＦ／Ｆ２がリセットされると共に
、スレーブ側のフリップフロップＦ／Ｆ２が、各データ
転送ｎｉ制御信号Ｃａ、Ｃｂの論理処理に基づきセット
され、マスク側制御部１３ａに対するビジー制御信号が
“０”になるのに代わって、スレーブ側制御部１３ｂの
入力端子（Ｂｕｓｙ ｉｎ）にマスク側受信中を示す
ビジー制御信号″１゛が供給される。この時、マスク側
制御部１３ａの入力端子（Ａｃｋ ｉｎ）には、フリ
ップフロップＦ／Ｆ２がリセットされることによりワン
ショットトリガ発生回路Ｔ３を介してスレーブ側受信Ｏ
Ｋを示すアック制御信号が供給される。
示すアック制御信号（Ａｃｋ ｏｕｔ）を出力した後
、データバス１６に送信データを出力し、ストローブ制
御信号（Ｓｔｒｏｂｅ ｏｕｔ）を出力すると、フリ
ップフロップＦ／Ｆ、がセットされそのデータ転送制御
信号ｃｂは“１”となり、マスク側制御部１３ａのスト
ローブ制御信号入力（Ｓｔｒｏｂｅ ｉｎ）がワンシ
ョットトリガ発生回路Ｔ２を介して“１“となる。この
スレーブ側からマスク側へのデータ転送状態で、マスタ
側のフリッププロップＦ／Ｆ２がリセットされると共に
、スレーブ側のフリップフロップＦ／Ｆ２が、各データ
転送ｎｉ制御信号Ｃａ、Ｃｂの論理処理に基づきセット
され、マスク側制御部１３ａに対するビジー制御信号が
“０”になるのに代わって、スレーブ側制御部１３ｂの
入力端子（Ｂｕｓｙ ｉｎ）にマスク側受信中を示す
ビジー制御信号″１゛が供給される。この時、マスク側
制御部１３ａの入力端子（Ａｃｋ ｉｎ）には、フリ
ップフロップＦ／Ｆ２がリセットされることによりワン
ショットトリガ発生回路Ｔ３を介してスレーブ側受信Ｏ
Ｋを示すアック制御信号が供給される。
この後、マスク側制御部１３ａが、スレーブ側からのデ
ータ受信ＯＫを示すアック制御信号（Ａｃｋ ｏｕｔ
）を出力すると、そのフリップフロップＦ／Ｆ１がリセ
ットされることによりデータ転送制御信号Ｃａが“０”
となる共に、スレーブ側フリップフロップＦ／Ｆ、もワ
ンショットトリガ発生回路Ｔ１を介してリセットされ、
そのデータ転送制御信号ｃｂも０′となる。これにより
、スレーブ側制御部１３ｂの入力端子（Ｂｕｓｙ ｉ
ｎ）に供給されるビジー制御信号も、フリップフロップ
Ｆ／Ｆ２がリセットされることにより消滅し、代わって
ワンショットトリガ発生回路Ｔ３を介してマスク側デー
タ受信ＯＫを示すアック制御信号（Ａｃｋ ｉｎ）が
供給されるようになる。ここで、マスク側及びスレーブ
側のデータ転送制御信号Ｃａ、Ｃｂは、共に“Ｏ”とな
り、各情報処理装置１１ａ、ｌｌｂ相互間は再び時期状
態となる。
ータ受信ＯＫを示すアック制御信号（Ａｃｋ ｏｕｔ
）を出力すると、そのフリップフロップＦ／Ｆ１がリセ
ットされることによりデータ転送制御信号Ｃａが“０”
となる共に、スレーブ側フリップフロップＦ／Ｆ、もワ
ンショットトリガ発生回路Ｔ１を介してリセットされ、
そのデータ転送制御信号ｃｂも０′となる。これにより
、スレーブ側制御部１３ｂの入力端子（Ｂｕｓｙ ｉ
ｎ）に供給されるビジー制御信号も、フリップフロップ
Ｆ／Ｆ２がリセットされることにより消滅し、代わって
ワンショットトリガ発生回路Ｔ３を介してマスク側デー
タ受信ＯＫを示すアック制御信号（Ａｃｋ ｉｎ）が
供給されるようになる。ここで、マスク側及びスレーブ
側のデータ転送制御信号Ｃａ、Ｃｂは、共に“Ｏ”とな
り、各情報処理装置１１ａ、ｌｌｂ相互間は再び時期状
態となる。
したがって、上記構成のデータ転送方式によれば、それ
ぞれ相手側装置にデータ転送制御信号Ｃａ及びｃｂを送
信するための１本づつの信号線、つまり合計２本の制御
信号線を敷設するのみで、３つ制御信号（Ｓｔ ｒｏｂ
ｅＳＡｃｋ、Ｂｕｓｙ）に基づくデータ転送制御が可能
であり、従来、６本モ必要としたコントロールバスを大
幅に削減することができる。すなわち、このデータ転送
方式を、例えばマイクロコンピュータ（ポケーットコン
ビュータ）とフロッピディスク装置との間、あるいは他
のポケットコンピュータとの間等のデータ転送に利用す
れば、コネクタ及び制御部ＬＳＩのビン数削減に効果を
発揮するものである。
ぞれ相手側装置にデータ転送制御信号Ｃａ及びｃｂを送
信するための１本づつの信号線、つまり合計２本の制御
信号線を敷設するのみで、３つ制御信号（Ｓｔ ｒｏｂ
ｅＳＡｃｋ、Ｂｕｓｙ）に基づくデータ転送制御が可能
であり、従来、６本モ必要としたコントロールバスを大
幅に削減することができる。すなわち、このデータ転送
方式を、例えばマイクロコンピュータ（ポケーットコン
ビュータ）とフロッピディスク装置との間、あるいは他
のポケットコンピュータとの間等のデータ転送に利用す
れば、コネクタ及び制御部ＬＳＩのビン数削減に効果を
発揮するものである。
［発明の効果］
以上のようにこの発明によれば、相互の情報処理装置間
に接続された２本の制御信号線に対し装置の動作に応じ
てデータ転送制御信号を作成すると共に、上記２本のデ
ータ転送制御信号線の出力状態に応じて複数の制御信号
として識別判定する措成とし、情報処理装置相互間の制
御信号線を合計２本としたので、例えば２台の情報処理
装置相互間にて共用データバスを用いたデータ通信を行
なう場合でも、６本ものコントロールバスを敷設する必
要なく、両装置間の介在接続線を大幅に簡略化すること
のできる共用データバスを用いたデータ転送方式を提供
できる。
に接続された２本の制御信号線に対し装置の動作に応じ
てデータ転送制御信号を作成すると共に、上記２本のデ
ータ転送制御信号線の出力状態に応じて複数の制御信号
として識別判定する措成とし、情報処理装置相互間の制
御信号線を合計２本としたので、例えば２台の情報処理
装置相互間にて共用データバスを用いたデータ通信を行
なう場合でも、６本ものコントロールバスを敷設する必
要なく、両装置間の介在接続線を大幅に簡略化すること
のできる共用データバスを用いたデータ転送方式を提供
できる。
第１図はこの発明の一実施例に係わる共用データバスを
用いたデータ転送方式に基づくデータ転送制御回路を示
す図、第２図は上記データ転送制御回路によるデータ転
送制御動作を示すタイミングチャートである。 １１ａ、ｌｌｂ・、、情報処理装置、１３ａ、１３ｂ・
・・制御部、１５ａ、１５ｂ・・・データ記憶部、１６
・・・共用データバス、Ｆ／Ｆ、、Ｆ／Ｆ２・・・フリ
ップフロップ、Ｔ１〜Ｔ３・・・ワンショットトリガ発
生回路、Ｃａ、Ｃｂ・・・データ転送制御信号。
用いたデータ転送方式に基づくデータ転送制御回路を示
す図、第２図は上記データ転送制御回路によるデータ転
送制御動作を示すタイミングチャートである。 １１ａ、ｌｌｂ・、、情報処理装置、１３ａ、１３ｂ・
・・制御部、１５ａ、１５ｂ・・・データ記憶部、１６
・・・共用データバス、Ｆ／Ｆ、、Ｆ／Ｆ２・・・フリ
ップフロップ、Ｔ１〜Ｔ３・・・ワンショットトリガ発
生回路、Ｃａ、Ｃｂ・・・データ転送制御信号。
Claims (1)
- 情報処理装置相互間にてデータバスを共用してデータ通
信を行なう共用データバスを用いたデータ転送方式にお
いて、相互の情報処理装置間に接続された２本の制御信
号線と、該２本の制御信号線の出力状態を検出し相手方
の情報処理装置の状態がデータ送信中であるか、受信中
であるか、あるいは待期中であるかを判断する状態判断
手段と、該状態判断手段の判断結果に基づいて実行され
る情報処理装置の動作に応じて上記２本の制御信号線に
おける信号出力状態を制御する手段とを具備し、情報処
理装置間のデータ転送制御を２本の制御線により行なう
ことを特徴とする共用データバスを用いたデータ転送方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3954286A JPS62196757A (ja) | 1986-02-25 | 1986-02-25 | 共用デ−タバスを用いたデ−タ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3954286A JPS62196757A (ja) | 1986-02-25 | 1986-02-25 | 共用デ−タバスを用いたデ−タ転送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62196757A true JPS62196757A (ja) | 1987-08-31 |
Family
ID=12555940
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3954286A Pending JPS62196757A (ja) | 1986-02-25 | 1986-02-25 | 共用デ−タバスを用いたデ−タ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62196757A (ja) |
-
1986
- 1986-02-25 JP JP3954286A patent/JPS62196757A/ja active Pending
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