JPS62195569A

JPS62195569A - Ｉｃ測定装置

Info

Publication number: JPS62195569A
Application number: JP61038650A
Authority: JP
Inventors: Koshi Nishimura; 西村　幸志
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 1986-02-24
Filing date: 1986-02-24
Publication date: 1987-08-28
Anticipated expiration: 2010-06-07
Also published as: JPH0754340B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〈産業上の利用分野〉本発明は、ＩＣ（４Ｊ積回路）から出力されるパルス幅
や周波数などを測定することにより、ＩＣの良品、不良
品の判定等に使用するＩ　Ｃｆｌｔｌｌ定装置に関する
。

〈従来技術〉従来のこの種の［（ＩＩＩ定装置を第３図に示す。

第３図において、１はＩＣ１２はクロックパルスＣＬを
出力する発振回路、３はＩＣＩの出力と発振回路２の出
力とを入力するＡＮＤゲート、４はＩＣＩの出力のパル
ス幅や周波数をカウントするカウンタ回路、５はカウン
タ回路４から出力されるデジタル信号Ｓ２をアナログ信
号Ｓ、に変換するＤ／Ａ変換回路である。Ｄ／Ａ変換回
路５のアナログ出力はＤＣテスタ（図示せず）によって
読み取られるように構成されている。

第４図に示すように、発振回路２からのクロックパルス
ＣＬは常時的に出力されているため、ＩＣ１からパルス
信号ＰＳが出力されいる期間ＴのみＡＮＤゲート３が導
通し、その出力信号ＳＩの周波数はクロックパルスＣＬ
の周波数と同一となる。

カウンタ回路４は、出力信号ＳＩのパルスを１つずつカ
ウンタ回路４でカウントし、出力信号Ｓ１の最後のパル
スのカウントが終了すると、そのカウント値に対応した
デジタル信号Ｓ２を出力した後、初期化する。このデジ
タル信号Ｓ２は、［０１からのパルス信号ＰＳの出力期
間即ちパルス幅Ｔに対応した情報をもつ。即ち、パルス
幅Ｔが大きいほどデジタル信号Ｓｔのデジタル値は大き
くなる。

Ｄ／Ａ変換回路５は、このデジタル信号Ｓｔを入力し、
そのデジタル値に対応した大きさのアナログ信号Ｓｆｆ
に変換して出力する。

ＤＣテスタは、このアナログ信号Ｓ、を読み取って基準
値と比較し、基準値を超えるときにはＩＣ１が不良品で
あることを示す信号を出力し、基準値以下のときにはＩ
ｃＩが良品であることを示す信号を出力する。

〈発明が解決しようとする問題点〉しかしながら、このような構成を存する従来例には、次
のような問題点がある。

（イ）デジタル信号Ｓｔからアナログ信号Ｓ、への変換
を高精度にするためには、非常に高価なり／Ａ変換回路
５を使用しなければならない。

また、Ｄ／Ａ変換回路５には、ＯＰアンプや専用電源回
路などの周辺回路が必要で、それらが比較的複雑な構成
であるので、全体としてコストがかなり高いものとなっ
ている。

（ロ）駆動初期において、Ｄ／Ａ変換回路５を構成する
抵抗の温度特性の関係から、ウオーミングアツプにかな
りの時間がかかる。また、Ｄ／Ａ変換回路５は、Ｄ／Ａ
変換のための積分回路を内蔵しているが、動作中におい
て、この積分回路の安定にかなりの時間がかかる。従っ
て、高速判定がむずかしい。

〈発明の目的〉本発明は、従来例のこのような問題点を解消し、コスト
ダウンと高速判定とを図ることを目的とする。

く問題点を解決するための手段〉本発明は、上記の目的を達成するために、次のような構
成をとる。

即ち、本発明のＩＣ’ｌｊｌ定装置は、ＩＣからのパル
ス信号を入力して、そのパルス幅または周波数をカウン
トし、そのカウント値に応じたデジタル信号を出力する
カウンタ回路と、各アドレスに良品、不良品を示すデー
タが格納され、前記カウンタ回路からのデジタル信号に
よってアドレスが指定され、そのアドレスのデータを出
力するＲＯＭとを備えたものである。

ここで、ｒＩＣＪとはＬＳＩなどを含む広義の集積回路
、ｒＲＯＭＪとは読み出し専用メモリのことである。

く作用〉この構成による作用は、次の通りである。

（ｉ）ＲＯＭには、例えば、カウンタ回路からのデジタ
ル信号のデジタル値が所定値以下のときには、そのデジ
タル信号が１旨定するアドレスに良品を示すデータが格
納されており、デジタル値が所定値を超えるときには、
そのデジタル信号が指定するアドレスに不良品を示すデ
ータが格納されているとする（ただし、この関係は、逆
であってもよい）。

カウンタ回路は、ＩＣからの出力信号のパルスを１つず
つカウントし、そのカウントが終了すると、そのカウン
ト値に対応したデジタル信号をアドレス信号としてＲＯ
Ｍに出力する。ＲＯＭは、そのアドレス信号（デジタル
信号）によって指定されたアドレスに格納されているデ
ータを出力する。

例えば、デジタル信号（アドレス信号）のデジタル値が
所定値以下のときには、そのデジタル信号（アドレス信
号）は、良品を示すデータが格納されているアドレスを
指定する。従って、ＲＯＭからは、良品を示すデータが
出力される。逆に、デジタル信号（アドレス信号）のデ
ジタル値が所定値を超えるときには、そのデジタル信号
（アドレス信号）は、不良品を示すデータが格納されて
いるアドレスを指定する。従って、ＲＯＭからは、不良
品を示すデータが出力される。

（ｉｉ）ＲＯＭは、カウンタ回路が出力するデジタル信
号を、良品を示すデータあるいは不良品を示すデータに
変換するが、Ｉ？（’）Ｍによるこの変換の精度は、従
来例の高精度なＬ）／Ａ変換回路による変換と比較して
遜色のないものである。それでいて、ＲＯＭは、Ｄ／Ａ
変換回路に比べてコストが低度である。しかも、ＲＯＭ
には、Ｄ／Ａ変換回路が必要とした複雑で高価な周辺回
路を必要としない。

（ｉｉｉ）ＲＯＭの場合、従来のＤ／Ａ変換回路にみら
れたようなウオーミングアツプ時間の問題や、積分回路
の安定化時間の問題などがなく、良品。

不良品の判定が高速に行われる。

〈実施例〉以下、本発明の実施例を図面に基づいて詳細に説明する
。

第１図は本発明の一実施例に係るＩＣ測定ｖｔ’ｌｌの
ブロック回路図である。

従来例に係る第３図と同様、第１図においても、■はＩ
Ｃ，２はクロックパルスＣＬを出力する発振回路、３は
ＩＣ１の出力と発振回路２の出力とを入力するＡＮＤゲ
ート、４はＩＣＩの出力のパルス幅や周波数をカウント
するカウンタ回路である。

本発明では従来例のＤ／Ａ変換回路５に代えてＲＯＭ　
（読み出し専用メモリ）　６を用い、このＲＯＭ６にカ
ウンタ回路４からのデジタル信号Ｓ２を入力し、良品を
示すデータＤ１あるいは不良品を示すデータＤ２をＤＣ
テスク（図示せず）によって読み取らせるように構成し
ている。

ＲＯＭ６は、ある一群のアドレスに良品を示すデータＤ
１が格納され、他の一群のアドレスに不良品を示すデー
タＤｔが格納されている。そして、良品を示すデータＤ
１が格納されたアドレスは、カウンタ回路４からのデジ
タル信号Ｓ２のデジタル値が所定値以下のときに指定さ
れ、不良品を示すデータＤ２が格納されたアドレスは、
デジタル信号Ｓｔのデジタル値が所定値を超えるときに
指定されるように構成されている。

その他の構成は従来例と同様であるので、同一部分、同
一部品に同一符号を付すにとどめ、説明を省略する。

次に、この実施例の動作を第２図に基づいて説明する。

この【Ｃ測定装置の駆動を開始すると、ＲＯＭ６は、従
来例のＤ／Ａ変換回路５とは違って直ちに動作可能な状
態に移行する。

そして、従来例の場合と同様、発振回路２からのクロッ
クパルスＣＬは常時的に出力されているため、ＩＣＩか
らパルス信号ＰＳが出力されいる期間ＴのみＡＮＤゲー
ト３が導通し、その出力信号Ｓ１の周波数はクロックパ
ルスＣＬの周波数と同一となる。

カウンタ回路４は、出力信号Ｓ１のパルスを１つずつカ
ウンタ回路４でカウントし、出力信号Ｓ１の最後のパル
スのカウントが終了すると、そのカウント値に対応した
デジタル信号Ｓｚを出力した後、初期化する。このデジ
タル信号Ｓ２は、ＩＣ１からのパルス信号ＰＳの出力期
間即ちパルス幅Ｔに対応した情報をもつ。即ち、パルス
幅Ｔが大きいほどデジタル信号Ｓ２のデジタル値は大き
くなる。

デジタル信号Ｓ２は、そのデジタル値に対応してＲＯＭ
６におけるアドレスを指定する。具体的には、デジタル
信号Ｓ２のデジタル値が所定価基“下という条件下では
、そのデジタル値のいかんにかかわらず、そのデジタル
信号Ｓ２が指定するアドレスがまちまちであっても、そ
れぞれのアドレスには良品を示すデータＤ、が格納され
ている。

従って、デジタル値が所定値以下のデジタル信号Ｓｔが
入力されたときは、ＲＯＭ６は、良品を示すデータＤ、
を出力する。

一方、デジタル信号Ｓ２のデジタル値が所定値を超える
という条件下では、そのデジタル値のいかんにかかわら
ず、そのデジタル信号Ｓ２が指定するアドレスがまちま
ちであっても、それぞれのアドレスには不良品を示すデ
ータＤ２が格納されている。従って、デジタル値が所定
値を超えるデジタル信号Ｓｔが入力されたときは、ＲＯ
Ｍ６は、不良品を示すデータＤ２を出力する。

良品を示すデータＤ１を１ビツトの“Ｌ“レベルに、不
良品を示すデータＤ２を１ビツトの”Ｈ”レベルに設定
しておけば、ＲＯＭ６とＤＣテスタ（図示せず）との間
の信号ラインは１ビノトラインでよい。

ＤＣテスタは、ＲＯＭ６からの人力信号が“Ｌ”レベル
のときにはｔＣｔが良品であることを示す信号を出力し
、ＲＯＭ６からの入力信号が“Ｈ”レベルのときにはＩ
ＣＩが不良品であることを示す信号を出力する。

ＲＯＭ６がデジタル信号Ｓ２を良品、不良品を示すデー
タＤ＋　、Ｄｉに変換する速度は、積分回路を含んだ従
来例のＤ／Ａ変換回路５に比べて蟲かに速い。

従って、ＤＣテスタにおける良品、不良品の判定も高速
に行われる。

本発明は、次のような構成のものも実施例として含む。

■　上記実施例では、ＲＯＭ６の出力をＤＣテスタで読
み取るように構成しているが、これに代えて、発光ダイ
オードを点灯または点滅させるように構成してもよい。

■　ト記実施例では、ＲＯＭ６の出力を良品を示すデー
タＤ＋　と不良品を示すデータＤ２との２ビツトとした
が、これに代えて、良品のランク分け、不良品のランク
分けをしたデータをＲＯＭ６に格納しておき、デジタル
信号Ｓ２のデジタル値の微小な変化に基づいて、そのラ
ンク分けされたデータを出力するように構成してもよい
。この場合、ＲＯＭ６の出力形態をパラレルデータとす
る場合には、ＲＯＭ６の出力ラインを複数ラインとする
。

〈発明の効果〉本発明によれば、次の効果が発揮される。

（ａ）ＩＣからの出力信号に対応したカウンタ回路から
のデジタル信号を良品、不良品のデータに変換するのに
ＲＯＭを用いているから、その変換の精度は、従来例の
高精度なり／Ａ変換回路による変換と比較して遜色のな
いものとなり、しかも、ＲＯＭは、Ｄ／Ａ変換回路に比
べてコストが低度である上にＤ／Ａ変換回路が必要とし
た複雑で高価な周辺回路を必要としない。

従って、全体として従来例に比べてかなりのコストダウ
ンを図・ることができる。

（ｂ）ＲＯＭの場合、従来のＤ／Ａ変換回路にみられた
ようなウオーミングアツプ時間の問題や、積分回路の安
定化時間の問題などがなく、良品。

不良品の判定を従来例に比べて高速化することができる
。

【図面の簡単な説明】

第１図および第２図は本発明の一実施例に係り、第１図
はＩＣ測定装置のブロック回路図、第２図はタイムチャ
ートである。また、第３図および第４図は従来例に係り
、第３図はＩＣ測定装置のブロック回路図、第４図はタ
イムチャートである。１・・・ＩＣ４・・・カウンタ回路６・・・ＲＯＭ

Claims

【特許請求の範囲】

（１）ＩＣからのパルス信号を入力して、そのパルス幅
または周波数をカウントし、そのカウント値に応じたデ
ジタル信号を出力するカウンタ回路と、各アドレスに良品、不良品を示すデータが格納され、前
記カウンタ回路からのデジタル信号によってアドレスが
指定され、そのアドレスのデータを出力するＲＯＭとを備えたＩＣ測定装置。