JP2004326290A - 自動タイミング補正機能を備える集積回路 - Google Patents
自動タイミング補正機能を備える集積回路 Download PDFInfo
- Publication number
- JP2004326290A JP2004326290A JP2003118116A JP2003118116A JP2004326290A JP 2004326290 A JP2004326290 A JP 2004326290A JP 2003118116 A JP2003118116 A JP 2003118116A JP 2003118116 A JP2003118116 A JP 2003118116A JP 2004326290 A JP2004326290 A JP 2004326290A
- Authority
- JP
- Japan
- Prior art keywords
- input
- integrated circuit
- frequency
- timing
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Abstract
【課題】基準クロックが入力され、そのクロックを基準に入出力タイミングを設定する必要がある集積回路において、基準クロック周波数認識のための入力ピンを１本以下のみとしつつ、容易に周波数が認識でき、更に、外部インターフェースタイミングの補正、変更設定を自動で行う。
【解決手段】本発明の集積回路は、基準クロックが入力され、そのクロックが元になり出力信号の交流電気特性が決定される集積回路である。その集積回路において、入力された基準クロックの周波数範囲と事前設定した周波数との差異を元に入出力信号のタイミングを修正し、事前設定した周波数時のタイミングと同等のタイミングで入出力信号を生成することを特徴とする。
【選択図】図１
【解決手段】本発明の集積回路は、基準クロックが入力され、そのクロックが元になり出力信号の交流電気特性が決定される集積回路である。その集積回路において、入力された基準クロックの周波数範囲と事前設定した周波数との差異を元に入出力信号のタイミングを修正し、事前設定した周波数時のタイミングと同等のタイミングで入出力信号を生成することを特徴とする。
【選択図】図１
Description
【０００１】
【発明の属する技術分野】
本発明は、基準クロックが入力され、そのクロックを基準に入出力タイミングを設定する必要がある集積回路に関する。
【０００２】
【従来の技術】
従来のＰＣ Ｃａｒｄコントローラにおいて、Ｃａｒｄインターフェースとして１６−ｂｉｔカードと呼ばれるＩＳＡバス プロトコルをベースにした１６−ｂｉｔ カード・インターフェースの対応が知られている。このプロトコルの特徴として、アドレス、データ、Ｒｅａｄ／Ｗｒｉｔｅ信号、他の制御を行い、ＰＣ Ｃａｒｄに対してのデータの入出力を行っている。また、これらの各種信号においてはＰＣ Ｃａｒｄ Ｓｔａｎｄａｒｄ規格上最大、最小の時間規定が設けられている。
【０００３】
先のＰＣ Ｃａｒｄコントローラ、特にＰＣＩバスとＰＣ Ｃａｒｄのブリッジにおいては、異なるプロトコル間の信号の変換であるため、ＰＣ Ｃａｒｄへの入出力タイミング生成用に、入力された基準クロックを使用することが考えられる。この時に、入力される基準クロックが、ＰＣＩバスなどのように通常使用時では既知の周波数である場合には、先のＰＣ Ｃａｒｄ入出力タイミングを守るために、クロックのカウント数で予め設定することが容易である。この場合、ＬＳＩ開発時に典型的なタイミングを想定でき、よってカウント数を設定することが可能である。
【０００４】
接続する上流バスとして様々な規格に対応するＰＣ Ｃａｒｄコントローラにおいては、ＬＳＩ設計段階では入力される基準クロックの最大周波数や最小周波数の限定はできる。しかし、タイミングを生成する程度まで明確であるとはいえない場合がある。この解決手段としては、内部、外部のクロック周波数が異なる場合の入出力に対する発明がある（特許文献１参照）。但し、右発明は、外部クロックが存在する同期入出力の場合において利用され得る発明である。つまり、非同期入出力の場合には使用できない。
【０００５】
この他の手段としては、内部レジスタの設定により（タイミング、カウントなどを）可変にすることが挙げられる。しかし、この場合にはソフトウェアの介在が必要になる。そうすると、そもそも対応が必要とされるＯＳが多数存在しており、それらＯＳの個々のドライバに対応させるために個々のドライバにレジスタの設定手順を組み込む工数が多数発生してしまう。このことは、開発時負荷及び管理運営時負荷の両方の観点から望ましくない。
【０００６】
更には、組み込まれる機器の設計段階にＬＳＩ入力ピンに基準クロック周波数を示すコードを設定することが考えられる。しかし、この場合には、細かなの周波数区分を認識したい場合には複数のピンが必要になり、ピン数制約の観点上好ましくない。
【０００７】
【特許文献１】
特開平１０−２６２０３７号公報
【０００８】
【発明が解決しようとする課題】
本発明は、基準クロック周波数認識のための入力ピンを１本以下のみとしつつ、容易に周波数が認識でき、更に、外部インターフェースタイミングの補正、変更設定を自動で行うことを目的とする。
【０００９】
【課題を解決するための手段】
本発明は上記の目的を達成するためになされたものである。本発明に係る請求項１に記載の集積回路は、基準クロックが入力され、そのクロックが元になり出力信号の交流電気特性が決定される集積回路である。その集積回路において、
入力された基準クロックの周波数範囲と事前設定した周波数との差異を元に入出力信号のタイミングを修正し、事前設定した周波数時のタイミングと同等のタイミングで出力信号を生成することを特徴とする。
【００１０】
本発明に係る請求項２に記載の集積回路は、
入力信号１本に外部抵抗が接続され且つ周波数区分として３つ以上の区分を判断する第１の部分集積回路が、組み合わされた請求項１に記載の集積回路である。
【００１１】
本発明に係る請求項３に記載の集積回路は、
入力信号１本に外部抵抗が接続され且つ周波数区分として３つ以上の区分を判断する第１の部分集積回路が、内部に集積された請求項１に記載の集積回路である。
【００１２】
本発明に係る請求項４に記載の集積回路は、
入力信号１本に外部から周波数が既知である比較クロックが入力され、且つ周波数区分として３つ以上の区分を判断する第２の部分集積回路が、組み合わされた請求項１に記載の集積回路である。
【００１３】
本発明に係る請求項５に記載の集積回路は、
入力信号１本に外部から周波数が既知である比較クロックが入力され、且つ周波数区分として３つ以上の区分を判断する第２の部分集積回路が、内部に集積された請求項１に記載の集積回路である。
【００１４】
本発明に係る請求項６に記載の集積回路は、
入出力信号のタイミングが外部から設定される内部回路を更に持ち、
その内部回路の設定値が内部的に修正されることにより、基準クロックの周波数に関わらず外部からの変更設定値に対し、変更される出力信号の変化が一定であることを特徴とする、請求項２又は請求項４に記載の集積回路である。
【００１５】
本発明に係る請求項７に記載の集積回路は、
入出力信号のタイミングが外部から設定される内部回路を更に持ち、
その内部回路の設定値が内部的に修正されることにより、基準クロックの周波数に関わらず外部からの変更設定値に対し、変更される出力信号の変化が一定であることを特徴とする、請求項３又は請求項５に記載の集積回路である。
【００１６】
本発明に係る請求項８に記載の集積回路は、
入出力信号が１６ ｂｉｔ ＰＣ Ｃａｒｄに係る入出力信号であることを特徴とする、請求項７に記載の集積回路である。
【００１７】
【発明の実施の形態】
以下、図面を参照しつつ本発明に係る好適な実施の形態を説明する。
【００１８】
＜第１の実施の形態＞
図１は、本発明の第１の実施の形態に係る集積回路１のブロック図である。集積回路１は、外部からの入力信号として、内部動作／入出力動作の基準となる基準クロックと、外部からの入出力信号として、製品規格上タイミング規定がなされている入出力信号１〜ｎとを具備している。
【００１９】
この集積回路１は、基準クロックの周波数範囲を判別する為の周波数区分判別回路２と接続する。この周波数区分判別回路２には判別用信号と、必要であれば基準クロックとが入力される。ここでの判定結果は、集積回路１に入力され、判定結果保持回路５にて保持される。
【００２０】
分周（逓倍）クロック生成回路３では、周波数範囲が決定されたときに、必要な周波数のクロックが選択できるように複数の周波数クロックを生成する。これらの中から、判定結果に従いクロック選択回路４にて必要なクロックが選択出力される。
【００２１】
基準タイミング保持回路６には集積回路設計段階で、ある適当な周波数を基に、図２で示されるような入出力タイミングＴａ、Ｔｂ、Ｔｃ、Ｔｄ、Ｔｅ、Ｔｆ等を決定するために必要とされるクロック数を設定しておく。ここで図２は、代表的な入出力信号タイミングチャートを示す。更に入出力タイミング補正回路７においては、判定結果保持回路５で保持された周波数と、基準タイミング保持回路６で基準とされた周波数との差異から、最終的な入出力タイミング生成回路８において、タイミングが同じくなるように補正を行う。
【００２２】
図３は、判別用信号１本のみが入力される図１の周波数区分判別回路２の形態の一つを示す模式図である。図３では、周波数区分判別回路２の判別用信号ピンに入力周波数区分に対応する抵抗値を、システム設計時に接続する。図３では例として周波数帯域を４区分で判別する場合を示す。電源電圧とＧＮＤ間を同一抵抗４つで直列接続した直列抵抗１２から、各抵抗値間を引き出す。
【００２３】
内部のプルダウン抵抗１３と外部に接続されたプルアップ抵抗１０とで、先に４分割された電圧範囲の何れかに入るようにプルアップ抵抗１０の抵抗値を選択する。例えば、電源電圧を４Ｖとすると、直列抵抗１２で、０〜１Ｖ、１〜２Ｖ、２〜３Ｖ、３Ｖ〜の４区分ができる。
【００２４】
ここで、基準クロックの周波数の最大値が５０ＭＨｚであると仮定する。更に例えば、次のように４分割で周波数を特定したいとする。即ち、（１）〜１０ＭＨｚ、（２）１０〜２０ＭＨｚ、（３）２０〜３０ＭＨｚ、（４）３０〜５０ＭＨｚの４分割である。これらの４分割の夫々を、電圧の０〜１Ｖ、１〜２Ｖ、２〜３Ｖ、３Ｖ〜に対応させる。つまり、３Ｖ以上を検出したときには、基準クロック周波数が３０〜５０ＭＨｚにあることを示すことになる。１〜２Ｖを検出したときには１０〜２０ＭＨｚであることを示すことになる。
【００２５】
内部に設けられたＮｃｈトランジスタ１４がＯＮである状態では、Ｎｃｈトランジスタ１４、プルダウン抵抗１３と、プルアップ抵抗１０が、電源電圧とＧＮＤ間で直列に接続され、更に抵抗比に従い電圧比較器群１１に入力が与えられる。Ｎｃｈトランジスタ１４、プルダウン抵抗１３の抵抗値は既知であるため、目標電圧を出力するためのプルアップ抵抗１０の抵抗値は設定できる。例えば電源電圧が４Ｖで、Ｎｃｈトランジスタ１４、プルダウン抵抗１３の抵抗値が３０ＫΩの場合、ｐｕｌｌ−ｕｐ入力電圧を３Ｖ以上にするには、プルアップ抵抗１０の抵抗値を１０ｋΩ未満に設定すればよい。また、１〜２Ｖにするには、プルダウン抵抗１３の抵抗値が５０ＫΩであればよい。このようにして集積回路１を使用する時点で接続抵抗値を指定することにより、内部的に周波数範囲を判断することが可能である。Ｎｃｈトランジスタ１４は、上記の判別完了後、電源−ＧＮＤ間の電流を止めるために設けている。
【００２６】
＜第２の実施の形態＞
図４は、本発明の第２の実施の形態に係る集積回路１のブロック図である。第２の実施の形態は、第１の実施の形態と略同様であり、よって同一部位には同一符号を付して説明を略する。
【００２７】
図４の第２の実施の形態では、周波数区分判別回路２が集積回路１に一つに集積化される。図１の第１の実施の形態では、周波数区分判別回路２から周波数範囲判定結果を集積回路１に入力する際に、３区分以上の結果を認識させるには、集積回路１にて少なくとも２本以上の入力ピンが必要である。そこで、この周波数区分判別回路２を集積化することにより、集積回路１への入力は１本で済む。集積回路１内部では、３区分以上の範囲を判別することが可能である。
【００２８】
＜第３の実施の形態＞
図５は、本発明の第３の実施の形態に係る（集積回路１内の、又は外の）周波数区分判別回路２’のブロック図である。図５の周波数区分判別回路２’では、基準クロックと、判別用信号として周波数が既知である比較クロックとが入力される。
【００２９】
本実施の形態における比較クロックの周波数は、基準クロックの周波数よりも十分遅い周波数であることが望ましい。まず、分周器２１では、比較クロックを分周したクロックを生成する。分周器２１から出力されたクロックは、基準クロックとは非同期の場合が多いので、フリップフロップ１９にて一旦基準クロックでサンプルされた信号を使用するのが望ましい。このサンプルされた信号が「Ｈｉ」レベルのときに、カウンタ２０で、基準クロックを使用しカウンタ動作を行わせる。この図５のカウンタ２０では、「Ｌｏ」入力で同期リセットされる例を挙げているので、カウンタ２０では分周クロックのＨｉレベルでのカウントを行っていることになる。
【００３０】
上記のようにカウンタ２０では、フリップフロップ１９で同期された信号と、基準クロックとを使用するが、フリップフロップ１９で分周された信号が「Ｌｏ」のとき、カウンタ２０の値がカウンタ値保持回路１５に一旦取り込まれる。カウンタ２０の計測値の精度を上げるために、複数回サンプリングを行い計測値の誤差を評価する回路を追加することも可能である。
【００３１】
このようにして得られたカウンタ値から、カウント値比較器１６で基準クロックの周波数の区分を割り出す。例えば、周波数１ＭＨｚの比較クロックを使用し、（１）〜１０ＭＨｚ、（２）１０〜２０ＭＨｚ、（３）２０〜３０ＭＨｚ、（４）３０〜５０ＭＨｚの区分を行うとする。このとき、基準クロックが１０ＭＨｚならばカウント値が１０（クロック）、２０ＭＨｚならばカウント値が２０（クロック）、３０ＭＨｚならばカウント値が３０（クロック）となる。即ち、例えば、４０ＭＨｚが基準クロックの場合、カウント値は４０（クロック）となるから、「３０」より多いことから（４）３０ＭＨｚ以上（〜５０ＭＨｚ）の区分にあるとの判断がなされる。このようにカウンタ値比較器１６では、測定カウンタ値と、周波数区分のしきい値との大小比較を行っている。
【００３２】
ＡＮＤ回路１７、１８は、周波数検出が完了した後、クロック入力を止めている。周波数検出後はクロック入力が不要であり、消費電力を押さえるためである。
【００３３】
＜第４の実施の形態＞
図６は、本発明の第４の実施の形態に係る集積回路１のブロック図である。第４の実施の形態は、第１の実施の形態や第２の実施の形態と略同様であり、よって同一部位には同一符号を付して説明を略する。
【００３４】
図６の第４の実施の形態では、第２の実施の形態（図４）における基準タイミング保持回路６が、外部インターフェース（図６では、ローカルＩ／Ｆ２２）を通して外部からの設定変更が可能なものとして設置されている。図６では、タイミング設定変更レジスタ２３として示される。
【００３５】
なお、図６に示す形態とは異なるが、周波数区分判別回路２が集積回路１の外部にある構成も想定され得る（図１参照）。
【００３６】
第４の実施の形態における集積回路１では、入出力タイミングの生成用に、予め基準と想定する周波数を元に、入出力信号１〜ｎの典型的なタイミングを設定する。しかし、このタイミングでは対応しきれない外部回路が接続された時に、ソフトウエアが介在し最適化する場合が考えられる。しかし、このときも全体のシステムにより異なる基準クロックが入力される場合、そのままでは変更値が一定ではなく、変更が煩雑である。よって、このような場合に、想定する外部タイミングが外部から変更できるようにする。したがって、基準クロックの周波数と想定周波数との差異から、基準タイミング設定変更レジスタ２３の設定値が出力タイミング補正回路７で補正される。
【００３７】
＜第５の実施の形態＞
図７は、本発明の第５の実施の形態に係る集積回路１のブロック図である。第５の実施の形態は、第４の実施の形態と略同様であり、よって同一部位には同一符号を付して説明を略する。
【００３８】
図７の集積回路１は、２つの外部バス（例えば、ローカルＩ／Ｆと、１６ ｂｉｔ ＰＣ Ｃａｒｄ Ｉ／Ｆ）をつなぐブリッジ回路である。まず、ＰＣ Ｃａｒｄインターフェースタイミング生成回路８では、図２に示すタイミングを生成するのに基準クロックから生成するように設定されている。第１の実施の形態や第２の実施の形態に係る機能（周波数区分判別回路２、分周クロック生成回路３、クロック選択回路４及び判定結果保持回路５）を備える基準クロック周波数区分判断・クロック生成回路２４にて入出力用のタイミング生成用クロックを生成する。また、予め想定した周波数との差異を判別し、タイミング設定補正回路７でタイミング補正を行う。ローカルＩ／Ｆ−ＰＣ Ｃａｒｄ間データ転送用内部回路２５は、Ｉ／Ｆ間のブリッジ機能を表している。
【００３９】
【発明の効果】
本発明を利用することにより、以下のような効果を得ることができる。
【００４０】
本発明の集積回路では、基準クロックの周波数範囲判定結果から、事前設定値の差異を判断し設定値に処理を行っているので、ソフトウエアなどの介在なくして自動で初期設定タイミングと同等のタイミングで入出力を行うことが可能になっている。
【００４１】
また、本発明の集積回路において、周波数特定のために２本以上のピンを使用しない形態も実施可能である。その形態でも、周波数判定結果から、想定クロックとの差異を算出しタイミング生成に対し自動で補正を行っているので、システムに依存せず、且つソフトウエアの負荷を増やすこと無く、基準クロックに対し入出力タイミングを一定に保つことが可能な集積回路を提供できる。このとき、入出力のピン数を増やす必要が無い。
【００４２】
更に、本発明の集積回路において、タイミング設定変更レジスタは外部からも変更できるようになっており、システムに依存せずに、適切なタイミング修正が行われるブリッジ回路が提供できる。
【００４３】
更に、本発明の集積回路において、タイミングの自動補正を行っているので、システムに依存せずに、１６ｂｉｔ ＰＣ Ｃａｒｄインターフェースのタイミング規格を守ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る集積回路のブロック図である。
【図２】代表的な入出力信号タイミングチャートである。
【図３】判別用信号１本のみが入力される図１の周波数区分判別回路の形態の一つを示す模式図である。
【図４】本発明の第２の実施の形態に係る集積回路のブロック図である。
【図５】本発明の第３の実施の形態に係る周波数区分判別回路のブロック図である。
【図６】本発明の第４の実施の形態に係る集積回路のブロック図である。
【図７】本発明の第５の実施の形態に係る集積回路のブロック図である。
【符号の説明】
１・・・集積回路、２・・・周波数区分判別回路、３・・・分周クロック生成回路、４・・・クロック選択回路、５・・・判定結果保持回路、６・・・基準タイミング保持回路、７・・・出力タイミング補正回路、８・・・入出力タイミング生成回路、２３・・・タイミング設定変更レジスタ。
【発明の属する技術分野】
本発明は、基準クロックが入力され、そのクロックを基準に入出力タイミングを設定する必要がある集積回路に関する。
【０００２】
【従来の技術】
従来のＰＣ Ｃａｒｄコントローラにおいて、Ｃａｒｄインターフェースとして１６−ｂｉｔカードと呼ばれるＩＳＡバス プロトコルをベースにした１６−ｂｉｔ カード・インターフェースの対応が知られている。このプロトコルの特徴として、アドレス、データ、Ｒｅａｄ／Ｗｒｉｔｅ信号、他の制御を行い、ＰＣ Ｃａｒｄに対してのデータの入出力を行っている。また、これらの各種信号においてはＰＣ Ｃａｒｄ Ｓｔａｎｄａｒｄ規格上最大、最小の時間規定が設けられている。
【０００３】
先のＰＣ Ｃａｒｄコントローラ、特にＰＣＩバスとＰＣ Ｃａｒｄのブリッジにおいては、異なるプロトコル間の信号の変換であるため、ＰＣ Ｃａｒｄへの入出力タイミング生成用に、入力された基準クロックを使用することが考えられる。この時に、入力される基準クロックが、ＰＣＩバスなどのように通常使用時では既知の周波数である場合には、先のＰＣ Ｃａｒｄ入出力タイミングを守るために、クロックのカウント数で予め設定することが容易である。この場合、ＬＳＩ開発時に典型的なタイミングを想定でき、よってカウント数を設定することが可能である。
【０００４】
接続する上流バスとして様々な規格に対応するＰＣ Ｃａｒｄコントローラにおいては、ＬＳＩ設計段階では入力される基準クロックの最大周波数や最小周波数の限定はできる。しかし、タイミングを生成する程度まで明確であるとはいえない場合がある。この解決手段としては、内部、外部のクロック周波数が異なる場合の入出力に対する発明がある（特許文献１参照）。但し、右発明は、外部クロックが存在する同期入出力の場合において利用され得る発明である。つまり、非同期入出力の場合には使用できない。
【０００５】
この他の手段としては、内部レジスタの設定により（タイミング、カウントなどを）可変にすることが挙げられる。しかし、この場合にはソフトウェアの介在が必要になる。そうすると、そもそも対応が必要とされるＯＳが多数存在しており、それらＯＳの個々のドライバに対応させるために個々のドライバにレジスタの設定手順を組み込む工数が多数発生してしまう。このことは、開発時負荷及び管理運営時負荷の両方の観点から望ましくない。
【０００６】
更には、組み込まれる機器の設計段階にＬＳＩ入力ピンに基準クロック周波数を示すコードを設定することが考えられる。しかし、この場合には、細かなの周波数区分を認識したい場合には複数のピンが必要になり、ピン数制約の観点上好ましくない。
【０００７】
【特許文献１】
特開平１０−２６２０３７号公報
【０００８】
【発明が解決しようとする課題】
本発明は、基準クロック周波数認識のための入力ピンを１本以下のみとしつつ、容易に周波数が認識でき、更に、外部インターフェースタイミングの補正、変更設定を自動で行うことを目的とする。
【０００９】
【課題を解決するための手段】
本発明は上記の目的を達成するためになされたものである。本発明に係る請求項１に記載の集積回路は、基準クロックが入力され、そのクロックが元になり出力信号の交流電気特性が決定される集積回路である。その集積回路において、
入力された基準クロックの周波数範囲と事前設定した周波数との差異を元に入出力信号のタイミングを修正し、事前設定した周波数時のタイミングと同等のタイミングで出力信号を生成することを特徴とする。
【００１０】
本発明に係る請求項２に記載の集積回路は、
入力信号１本に外部抵抗が接続され且つ周波数区分として３つ以上の区分を判断する第１の部分集積回路が、組み合わされた請求項１に記載の集積回路である。
【００１１】
本発明に係る請求項３に記載の集積回路は、
入力信号１本に外部抵抗が接続され且つ周波数区分として３つ以上の区分を判断する第１の部分集積回路が、内部に集積された請求項１に記載の集積回路である。
【００１２】
本発明に係る請求項４に記載の集積回路は、
入力信号１本に外部から周波数が既知である比較クロックが入力され、且つ周波数区分として３つ以上の区分を判断する第２の部分集積回路が、組み合わされた請求項１に記載の集積回路である。
【００１３】
本発明に係る請求項５に記載の集積回路は、
入力信号１本に外部から周波数が既知である比較クロックが入力され、且つ周波数区分として３つ以上の区分を判断する第２の部分集積回路が、内部に集積された請求項１に記載の集積回路である。
【００１４】
本発明に係る請求項６に記載の集積回路は、
入出力信号のタイミングが外部から設定される内部回路を更に持ち、
その内部回路の設定値が内部的に修正されることにより、基準クロックの周波数に関わらず外部からの変更設定値に対し、変更される出力信号の変化が一定であることを特徴とする、請求項２又は請求項４に記載の集積回路である。
【００１５】
本発明に係る請求項７に記載の集積回路は、
入出力信号のタイミングが外部から設定される内部回路を更に持ち、
その内部回路の設定値が内部的に修正されることにより、基準クロックの周波数に関わらず外部からの変更設定値に対し、変更される出力信号の変化が一定であることを特徴とする、請求項３又は請求項５に記載の集積回路である。
【００１６】
本発明に係る請求項８に記載の集積回路は、
入出力信号が１６ ｂｉｔ ＰＣ Ｃａｒｄに係る入出力信号であることを特徴とする、請求項７に記載の集積回路である。
【００１７】
【発明の実施の形態】
以下、図面を参照しつつ本発明に係る好適な実施の形態を説明する。
【００１８】
＜第１の実施の形態＞
図１は、本発明の第１の実施の形態に係る集積回路１のブロック図である。集積回路１は、外部からの入力信号として、内部動作／入出力動作の基準となる基準クロックと、外部からの入出力信号として、製品規格上タイミング規定がなされている入出力信号１〜ｎとを具備している。
【００１９】
この集積回路１は、基準クロックの周波数範囲を判別する為の周波数区分判別回路２と接続する。この周波数区分判別回路２には判別用信号と、必要であれば基準クロックとが入力される。ここでの判定結果は、集積回路１に入力され、判定結果保持回路５にて保持される。
【００２０】
分周（逓倍）クロック生成回路３では、周波数範囲が決定されたときに、必要な周波数のクロックが選択できるように複数の周波数クロックを生成する。これらの中から、判定結果に従いクロック選択回路４にて必要なクロックが選択出力される。
【００２１】
基準タイミング保持回路６には集積回路設計段階で、ある適当な周波数を基に、図２で示されるような入出力タイミングＴａ、Ｔｂ、Ｔｃ、Ｔｄ、Ｔｅ、Ｔｆ等を決定するために必要とされるクロック数を設定しておく。ここで図２は、代表的な入出力信号タイミングチャートを示す。更に入出力タイミング補正回路７においては、判定結果保持回路５で保持された周波数と、基準タイミング保持回路６で基準とされた周波数との差異から、最終的な入出力タイミング生成回路８において、タイミングが同じくなるように補正を行う。
【００２２】
図３は、判別用信号１本のみが入力される図１の周波数区分判別回路２の形態の一つを示す模式図である。図３では、周波数区分判別回路２の判別用信号ピンに入力周波数区分に対応する抵抗値を、システム設計時に接続する。図３では例として周波数帯域を４区分で判別する場合を示す。電源電圧とＧＮＤ間を同一抵抗４つで直列接続した直列抵抗１２から、各抵抗値間を引き出す。
【００２３】
内部のプルダウン抵抗１３と外部に接続されたプルアップ抵抗１０とで、先に４分割された電圧範囲の何れかに入るようにプルアップ抵抗１０の抵抗値を選択する。例えば、電源電圧を４Ｖとすると、直列抵抗１２で、０〜１Ｖ、１〜２Ｖ、２〜３Ｖ、３Ｖ〜の４区分ができる。
【００２４】
ここで、基準クロックの周波数の最大値が５０ＭＨｚであると仮定する。更に例えば、次のように４分割で周波数を特定したいとする。即ち、（１）〜１０ＭＨｚ、（２）１０〜２０ＭＨｚ、（３）２０〜３０ＭＨｚ、（４）３０〜５０ＭＨｚの４分割である。これらの４分割の夫々を、電圧の０〜１Ｖ、１〜２Ｖ、２〜３Ｖ、３Ｖ〜に対応させる。つまり、３Ｖ以上を検出したときには、基準クロック周波数が３０〜５０ＭＨｚにあることを示すことになる。１〜２Ｖを検出したときには１０〜２０ＭＨｚであることを示すことになる。
【００２５】
内部に設けられたＮｃｈトランジスタ１４がＯＮである状態では、Ｎｃｈトランジスタ１４、プルダウン抵抗１３と、プルアップ抵抗１０が、電源電圧とＧＮＤ間で直列に接続され、更に抵抗比に従い電圧比較器群１１に入力が与えられる。Ｎｃｈトランジスタ１４、プルダウン抵抗１３の抵抗値は既知であるため、目標電圧を出力するためのプルアップ抵抗１０の抵抗値は設定できる。例えば電源電圧が４Ｖで、Ｎｃｈトランジスタ１４、プルダウン抵抗１３の抵抗値が３０ＫΩの場合、ｐｕｌｌ−ｕｐ入力電圧を３Ｖ以上にするには、プルアップ抵抗１０の抵抗値を１０ｋΩ未満に設定すればよい。また、１〜２Ｖにするには、プルダウン抵抗１３の抵抗値が５０ＫΩであればよい。このようにして集積回路１を使用する時点で接続抵抗値を指定することにより、内部的に周波数範囲を判断することが可能である。Ｎｃｈトランジスタ１４は、上記の判別完了後、電源−ＧＮＤ間の電流を止めるために設けている。
【００２６】
＜第２の実施の形態＞
図４は、本発明の第２の実施の形態に係る集積回路１のブロック図である。第２の実施の形態は、第１の実施の形態と略同様であり、よって同一部位には同一符号を付して説明を略する。
【００２７】
図４の第２の実施の形態では、周波数区分判別回路２が集積回路１に一つに集積化される。図１の第１の実施の形態では、周波数区分判別回路２から周波数範囲判定結果を集積回路１に入力する際に、３区分以上の結果を認識させるには、集積回路１にて少なくとも２本以上の入力ピンが必要である。そこで、この周波数区分判別回路２を集積化することにより、集積回路１への入力は１本で済む。集積回路１内部では、３区分以上の範囲を判別することが可能である。
【００２８】
＜第３の実施の形態＞
図５は、本発明の第３の実施の形態に係る（集積回路１内の、又は外の）周波数区分判別回路２’のブロック図である。図５の周波数区分判別回路２’では、基準クロックと、判別用信号として周波数が既知である比較クロックとが入力される。
【００２９】
本実施の形態における比較クロックの周波数は、基準クロックの周波数よりも十分遅い周波数であることが望ましい。まず、分周器２１では、比較クロックを分周したクロックを生成する。分周器２１から出力されたクロックは、基準クロックとは非同期の場合が多いので、フリップフロップ１９にて一旦基準クロックでサンプルされた信号を使用するのが望ましい。このサンプルされた信号が「Ｈｉ」レベルのときに、カウンタ２０で、基準クロックを使用しカウンタ動作を行わせる。この図５のカウンタ２０では、「Ｌｏ」入力で同期リセットされる例を挙げているので、カウンタ２０では分周クロックのＨｉレベルでのカウントを行っていることになる。
【００３０】
上記のようにカウンタ２０では、フリップフロップ１９で同期された信号と、基準クロックとを使用するが、フリップフロップ１９で分周された信号が「Ｌｏ」のとき、カウンタ２０の値がカウンタ値保持回路１５に一旦取り込まれる。カウンタ２０の計測値の精度を上げるために、複数回サンプリングを行い計測値の誤差を評価する回路を追加することも可能である。
【００３１】
このようにして得られたカウンタ値から、カウント値比較器１６で基準クロックの周波数の区分を割り出す。例えば、周波数１ＭＨｚの比較クロックを使用し、（１）〜１０ＭＨｚ、（２）１０〜２０ＭＨｚ、（３）２０〜３０ＭＨｚ、（４）３０〜５０ＭＨｚの区分を行うとする。このとき、基準クロックが１０ＭＨｚならばカウント値が１０（クロック）、２０ＭＨｚならばカウント値が２０（クロック）、３０ＭＨｚならばカウント値が３０（クロック）となる。即ち、例えば、４０ＭＨｚが基準クロックの場合、カウント値は４０（クロック）となるから、「３０」より多いことから（４）３０ＭＨｚ以上（〜５０ＭＨｚ）の区分にあるとの判断がなされる。このようにカウンタ値比較器１６では、測定カウンタ値と、周波数区分のしきい値との大小比較を行っている。
【００３２】
ＡＮＤ回路１７、１８は、周波数検出が完了した後、クロック入力を止めている。周波数検出後はクロック入力が不要であり、消費電力を押さえるためである。
【００３３】
＜第４の実施の形態＞
図６は、本発明の第４の実施の形態に係る集積回路１のブロック図である。第４の実施の形態は、第１の実施の形態や第２の実施の形態と略同様であり、よって同一部位には同一符号を付して説明を略する。
【００３４】
図６の第４の実施の形態では、第２の実施の形態（図４）における基準タイミング保持回路６が、外部インターフェース（図６では、ローカルＩ／Ｆ２２）を通して外部からの設定変更が可能なものとして設置されている。図６では、タイミング設定変更レジスタ２３として示される。
【００３５】
なお、図６に示す形態とは異なるが、周波数区分判別回路２が集積回路１の外部にある構成も想定され得る（図１参照）。
【００３６】
第４の実施の形態における集積回路１では、入出力タイミングの生成用に、予め基準と想定する周波数を元に、入出力信号１〜ｎの典型的なタイミングを設定する。しかし、このタイミングでは対応しきれない外部回路が接続された時に、ソフトウエアが介在し最適化する場合が考えられる。しかし、このときも全体のシステムにより異なる基準クロックが入力される場合、そのままでは変更値が一定ではなく、変更が煩雑である。よって、このような場合に、想定する外部タイミングが外部から変更できるようにする。したがって、基準クロックの周波数と想定周波数との差異から、基準タイミング設定変更レジスタ２３の設定値が出力タイミング補正回路７で補正される。
【００３７】
＜第５の実施の形態＞
図７は、本発明の第５の実施の形態に係る集積回路１のブロック図である。第５の実施の形態は、第４の実施の形態と略同様であり、よって同一部位には同一符号を付して説明を略する。
【００３８】
図７の集積回路１は、２つの外部バス（例えば、ローカルＩ／Ｆと、１６ ｂｉｔ ＰＣ Ｃａｒｄ Ｉ／Ｆ）をつなぐブリッジ回路である。まず、ＰＣ Ｃａｒｄインターフェースタイミング生成回路８では、図２に示すタイミングを生成するのに基準クロックから生成するように設定されている。第１の実施の形態や第２の実施の形態に係る機能（周波数区分判別回路２、分周クロック生成回路３、クロック選択回路４及び判定結果保持回路５）を備える基準クロック周波数区分判断・クロック生成回路２４にて入出力用のタイミング生成用クロックを生成する。また、予め想定した周波数との差異を判別し、タイミング設定補正回路７でタイミング補正を行う。ローカルＩ／Ｆ−ＰＣ Ｃａｒｄ間データ転送用内部回路２５は、Ｉ／Ｆ間のブリッジ機能を表している。
【００３９】
【発明の効果】
本発明を利用することにより、以下のような効果を得ることができる。
【００４０】
本発明の集積回路では、基準クロックの周波数範囲判定結果から、事前設定値の差異を判断し設定値に処理を行っているので、ソフトウエアなどの介在なくして自動で初期設定タイミングと同等のタイミングで入出力を行うことが可能になっている。
【００４１】
また、本発明の集積回路において、周波数特定のために２本以上のピンを使用しない形態も実施可能である。その形態でも、周波数判定結果から、想定クロックとの差異を算出しタイミング生成に対し自動で補正を行っているので、システムに依存せず、且つソフトウエアの負荷を増やすこと無く、基準クロックに対し入出力タイミングを一定に保つことが可能な集積回路を提供できる。このとき、入出力のピン数を増やす必要が無い。
【００４２】
更に、本発明の集積回路において、タイミング設定変更レジスタは外部からも変更できるようになっており、システムに依存せずに、適切なタイミング修正が行われるブリッジ回路が提供できる。
【００４３】
更に、本発明の集積回路において、タイミングの自動補正を行っているので、システムに依存せずに、１６ｂｉｔ ＰＣ Ｃａｒｄインターフェースのタイミング規格を守ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る集積回路のブロック図である。
【図２】代表的な入出力信号タイミングチャートである。
【図３】判別用信号１本のみが入力される図１の周波数区分判別回路の形態の一つを示す模式図である。
【図４】本発明の第２の実施の形態に係る集積回路のブロック図である。
【図５】本発明の第３の実施の形態に係る周波数区分判別回路のブロック図である。
【図６】本発明の第４の実施の形態に係る集積回路のブロック図である。
【図７】本発明の第５の実施の形態に係る集積回路のブロック図である。
【符号の説明】
１・・・集積回路、２・・・周波数区分判別回路、３・・・分周クロック生成回路、４・・・クロック選択回路、５・・・判定結果保持回路、６・・・基準タイミング保持回路、７・・・出力タイミング補正回路、８・・・入出力タイミング生成回路、２３・・・タイミング設定変更レジスタ。
Claims (8)
- 基準クロックが入力され、そのクロックが元になり出力信号の交流電気特性が決定される集積回路において、
入力された基準クロックの周波数範囲と事前設定した周波数との差異を元に入出力信号のタイミングを修正し、事前設定した周波数時のタイミングと同等のタイミングで出力信号を生成することを特徴とする集積回路。 - 入力信号１本に外部抵抗が接続され且つ周波数区分として３つ以上の区分を判断する第１の部分集積回路が、組み合わされた請求項１に記載の集積回路。
- 入力信号１本に外部抵抗が接続され且つ周波数区分として３つ以上の区分を判断する第１の部分集積回路が、内部に集積された請求項１に記載の集積回路。
- 入力信号１本に外部から周波数が既知である比較クロックが入力され、且つ周波数区分として３つ以上の区分を判断する第２の部分集積回路が、組み合わされた請求項１に記載の集積回路。
- 入力信号１本に外部から周波数が既知である比較クロックが入力され、且つ周波数区分として３つ以上の区分を判断する第２の部分集積回路が、内部に集積された請求項１に記載の集積回路。
- 入出力信号のタイミングが外部から設定される内部回路を更に持ち、
その内部回路の設定値が内部的に修正されることにより、基準クロックの周波数に関わらず外部からの変更設定値に対し、変更される出力信号の変化が一定であることを特徴とする、請求項２又は請求項４に記載の集積回路。 - 入出力信号のタイミングが外部から設定される内部回路を更に持ち、
その内部回路の設定値が内部的に修正されることにより、基準クロックの周波数に関わらず外部からの変更設定値に対し、変更される出力信号の変化が一定であることを特徴とする、請求項３又は請求項５に記載の集積回路。 - 入出力信号が１６ ｂｉｔ ＰＣ Ｃａｒｄに係る入出力信号であることを特徴とする、請求項７に記載の集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003118116A JP2004326290A (ja) | 2003-04-23 | 2003-04-23 | 自動タイミング補正機能を備える集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003118116A JP2004326290A (ja) | 2003-04-23 | 2003-04-23 | 自動タイミング補正機能を備える集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004326290A true JP2004326290A (ja) | 2004-11-18 |
Family
ID=33497754
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003118116A Pending JP2004326290A (ja) | 2003-04-23 | 2003-04-23 | 自動タイミング補正機能を備える集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004326290A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8115529B2 (en) | 2008-08-28 | 2012-02-14 | Elpida Memory, Inc. | Device and control method of device |
-
2003
- 2003-04-23 JP JP2003118116A patent/JP2004326290A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8115529B2 (en) | 2008-08-28 | 2012-02-14 | Elpida Memory, Inc. | Device and control method of device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9772676B2 (en) | Adaptive voltage scaling based on stage transitions or ring oscillator revolutions | |
| EP0855653B1 (en) | Memory controller with a programmable strobe delay | |
| US9317639B1 (en) | System for reducing power consumption of integrated circuit | |
| US20070241797A1 (en) | Interface Circuit and a Clock Output Method Therefor | |
| JP3338776B2 (ja) | 半導体装置 | |
| US6747493B2 (en) | Power-on reset circuit | |
| CN112383302B (zh) | 一种时钟频率校准方法及装置 | |
| JP2004045090A (ja) | 半導体集積回路 | |
| JP2004326290A (ja) | 自動タイミング補正機能を備える集積回路 | |
| JP4248074B2 (ja) | 動作タイミング制御機能を有するシステム | |
| CN110892643A (zh) | 用于满足控制信号的建立时间和保持时间的电路 | |
| US10924091B2 (en) | Immediate fail detect clock domain crossing synchronizer | |
| JP2007518976A (ja) | 遅延故障テスト回路および関連方法 | |
| JP2000049578A (ja) | 遅延回路 | |
| US7895005B2 (en) | Duty cycle measurement for various signals throughout an integrated circuit device | |
| US6194926B1 (en) | Operation timing controllable system | |
| US7747889B2 (en) | Bus having a dynamic timing bridge | |
| JP4189729B2 (ja) | タイマーカウント値の非同期読み出し方法及びタイマー | |
| US7627065B2 (en) | Generating a clock crossing signal based on clock ratios | |
| JP2002064476A (ja) | 同期回路 | |
| US20080297207A1 (en) | Double data rate transmitter and clock converter circuit thereof | |
| JP2011199743A (ja) | クロック異常検出回路 | |
| JPH01226212A (ja) | 入力データ−クロック間の位相調整用回路 | |
| JP2008171221A (ja) | 半導体装置及び内部バス情報の取得方法 | |
| JPH06209243A (ja) | デューティファクタ補償回路 |