JPS62193377A - ビデオテ−プレコ−ダのスロ−再生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明はビデオテープレコーダ（以下ＶＴＲトいう）の
スロー再生装置に関し、さらに詳しくはメモリを用いて
スロー再生を行〜う装置に関する。

（従来の技術） ＶＴＲにおいては再生画面中にノイズが出ないスロー再
生やスチル再生が求められている。このためにこれら特
殊再生時には通常の１対の記録再生用ヘッドとは異なる
別の１対のヘッドを用いて再生をすることが行われてい
る。しかしながら。

スロー再生をよりなめらかにしたい、スチル再生釦を押
した瞬間のスチル画面を得たい（従来のものは若干時間
をおいてからしか得られない）という要望を満足させる
ことはできなかった。そこで。

１フイ一ルド分のビデオ信号をメモリに迩宜記憶させ、
これから適宜読み出すことによって上記要望を満足させ
ることのできるスロー再生やスチル再生を行なう装置が
提案されており１本願出願人はこのようなＶＴＲを既に
製品化している。

上記ＶＴＲにおけるスロー再生（こおいてはテープを連
続して走行させ、十分な再生出力が得られる時点毎にメ
モリにこの画像を書き込み１次の書き込みまでの間は上
記メモリより画像信号を読み出して再生画像としている
。そのため特に低速のスロー再生を行おうとすると、キ
ャプスタンを連続駆動させるためのキャプスタンサーボ
の精度カ下がり、再生画面の安定度が損なわれるという
問題があった。付言すれば一般にモータを超低速で駆動
することは困難である。

（発明が解決しようとする問題点） 上述したように従来の装置によれば、超低速のスロー再
生を行うと再生画面の安定度が損なわれるといった問題
点があった。本発明はこのような点にかんがみてなされ
たもので、高速のスロー再生から超低速のスロー再生ま
でノイズやブレのない再生画面が得られるビデオテープ
レコーダのスロー再生装置を提供することを目的とする
。

〔発明の構成〕

（問題点を解決するための手段） 本発明は比較的高速なスロー再生においてはテープを連
続的に駆動し、再生出力の大きなノイズのない１フイ一
ルド分の映像信号をメモリに書き込み、出力の小さい部
分ではメモリから上記曹き込んだ信号を読み出すことに
よりスロー再生を行い、低速なスロー再生においてはテ
ープを間欠駆動し１間欠駆動中のテープ停止時に１フイ
一ルド分の映像信号をメモＩＪ　ｉこ害き込み１間欠駆
動中のテープ駆動時にメモリに書き込んだ信号を読み出
すことによりスロー再生を行なうものである。

（作用） 上記構成によりあらゆるスロー再生速度にわたって安定
した再生画面がメモリより読み出されることになり、再
生画面の質をさらに向上させることができる。

（発明の実施例） 以下１本発明の一実施例を図面にもとづいて説明する。

第１図は上記一実施例を示すブロック図である。

（１）はコントロールヘッド、（２）は増幅器、（３１
は遅延回路、（４）は同期化回路である。また（５）は
メモリコントロール回路、（６）はアドレスカウンタ、
（７）はデコード回路である。さらに（８）はキャプス
タンモータ、（９）はキャプスタンサーボ回路、αＱは
シリンダサーボ回路、ＱυはＰＬＬ（７エーズ・ロック
ド・ループ）回路、α２は位相合せ回路である。位相合
せ回路りは位相比較回路α３．誤差アドレス計算回路（
１４）、割算回路（１ツ、アドレス変調回路ａｅ、残り
フィールドカウンタαＤから構成されている。なお、σ
ａ。

住」は入力端子である。また四はスロー速度指定回路、
（２Ｄは連続駆動指示回路、＠は間欠、駆動指示回路で
ある。さらにＣ２３）、Ｃ４１は回転磁気ヘッド、Ｑ５
）は再生映像信号処理回路、（支））はＡ／Ｄ変換器、
□□□はフィールドメモ！Ｊ　、　ｒ２ｉｌｌはＤ／Ａ
変換器、器は出力端子である。またＳＷＩ乃至ＳＷ６は
スイッチである。

次に上記実施例の動作につき説明する。まず図示せぬ操
作釦等により比較的高速のスロー再生が選択された場合
（例えばＴ倍速スロー再生）、スロー速度指定回路（至
）からこの速度指令信号が出力される。この出力は連続
駆動指示回路Ｃυ及び間欠駆動指示回路ｔｘ３に入力さ
れる。両回路Ｃυ、＠ではどちらの駆動にするかの判定
及びキャプスタンサーボ回路（９）への速度指定を行な
う。この場合、連続駆動方式を採用し、スロー速度指定
回路■からの出力により端子ａ側に切換えられているス
イッチＳＷｌを介して指示回路（２υから十倍速の連続
駆動がキャプスタンサーボ回路ｔご指示される。これを
受けてキャプスタンサーボ回路（９）はモータ（８）を
通常のＴの速度で連続回転させる。従って１図示せぬ磁
気テープからは磁気ヘッドｎ、ｃ２４）を介して映像信
号が再生される。ヘッドの、（至）からの出力信号はシ
リンダサーボ回路（ｌ［Ｘｌからのヘッドスイッチング
パルスにより切換えられるスイッチＳＷ２を介して交互
に再生映像信号処理回路ｅ５）に入力される。

この回路□□□では輝度信号が復調され１電信号が周波
数逆変換され１画伯号が合成されて元の複合映像信号と
なる。さらにこの信号はＡ／Ｄ変換器＋２６＋に入力さ
れてデジタル信号とされ、フィールドメモリ＠に送られ
る。

フィールドメモＩＪ　（２ｎでの畳き込み、読み出しの
動作は以下の通りである。テープ駆動によりテープから
はその側縁に記録されたコントロール信号がコントロー
ルヘット責１）を介して再生され（第２図（ａ）参照）
、増幅回路（２）で増幅された後、遅延回路（３）にて
所定時間遅延される。この遅延出力はサーボ回路（１１
の基準パルスにロックしているデジタル式ＰＬＬ回路ａ
υの出力（この出力はヘッド切換パルスと位相が略一致
している）により同期化回路（４）で同期化される。回
路（４）で作成された信号はメモリ（財）への映像信号
の書き込みタイミングを示すもので、メモリコントロー
ル回路（５）に与えられる（第２図（ｂ）参照）。第２
図（Ｃ）のエンベロープ波形に示すように１倍速再生時
には８フィールド毎に１同士分な再生出力が得られ、上
記書き込みタイミンク信号はこのタイミングと一致して
いる。なお、メモＩＪ　（２７）への信号賽き込み時は
スイッチＳＷ３は端子す側に倒され、メモリ額へ省き込
まれる複合映像信号は同時にＤ／Ａ変換器（至）にも入
力される。

スイッチＳＷ３は読み出し時は端子ａ側に接続されるよ
うになっているので、結局スイッチ８Ｗ３からは途切れ
なく映９．信号が出力されることになる。

メモ！Ｊ　（２７］に書き込まれた信号はそれ以後次の
書き込みがなされるまで繰り返して読み出される。

ここで、メモリ（イ）への書き込みアドレス及び読み出
しアドレス、アドレスの初期設定（アドレスクリア）に
ついて述べる。書き込み及び読み出しにおけるメモリの
アドレス指定はアドレスカウンタ（６）により行われる
。また、１フイ一ルド分の信号のメモリ（５）への書き
込み、あるいは読み出しが終る毎にアドレスは最初のア
ドレス値に設定される（アドレスクリア）。このアドレ
スクリアはスイッチ８Ｗ６よりアドレスカウンタ（６）
に与えられる。

ところで１フィールドは２６２．５　Ｈ（）ｌは水平走
査期間）であるから、もしメモリ（５）に２６２．５Ｈ
分の信号を書き込み、これを連続して読み出すならば、
１フィールド毎に再生画面には０．５Ｈのスキ為−が生
じてしまう。そこで１本実施例では２６２Ｈ分と２６３
Ｈ分の読み出”しを交互に行うことによってこれを防止
している。つまり、書き込み時は２６３Ｈ分の信号をメ
モリ（２？）に書き込み、読み出し時は２６２Ｈ及び２
６３Ｈ分の信号の読み出しを交互に行う。そのため。

値が２６３Ｈ分のカウント値に達したとき出力を出す）
の出力がスイッチＳＷ４．　ＳＷ６を介してアドレスカ
ウンタ（６）ヘアドレスクリア信号として出力され。

以後はＰＬＬ回路αυとデコード回路（７）の出力が交
互にスイッチＳＷ４によって選択され、スイッチ８Ｗ６
を介してアドレスカウンタ（６）に入力される。な諸。

スイッチＳＷ４はメモリコントロール回路（５）により
制御され、スイッチＳＷ６はスロー速度指定回路（イ）
により制御される。このスイッチＳＷ６はスロー再述す
る１倍速　１倍速のときには端子す側に倒される。

換された映像信号が出力される。この出力信号を第２図
（ｄ）に示す。ここで図中Ａｎは人ヘッドで記録したｎ
番目のトラックを示す。

次に低速のスロー再生（例えば化倍速９面倍速等）が操
作釦等により選択されると、スロー速度指定回路四から
この速度指令信号が出力される。

この場合１間欠駆動指示回路＋２′！Ｊでの駆動とされ
。

この回路（２）からの指示信号は端子す側に接続されて
いるスイッチＳＷ１を介してキャプスタンサーボ回路（
９）に入力される。キャプスタンサーボ回路（９）は間
欠駆動及びスロー速度の指示を受けてキャプスタンモー
タ（８）を間欠駆動させる。ここで第３図（ａ）、（ｂ
）にモータ（８）への駆動電圧波形、テープ速度を示す
。スロー再生の速度制御はテープの停止時間を変化させ
ることで行われ、停止時間を長くするほどスロー再生速
度は遅くなる。また間欠駆動中のテープの停止制御はテ
ープの駆動中にヘッド（１）から得られた再生コントロ
ール信号（第３図（Ｃ）参照）を適当に遅延させた信号
にもとずいて停止はキャブスタンサーボ回路（９）にて
実行される）。

この停止位１ｇはできるだけ大きな再生出力がヘッド（
ハ）、　ｃ！４）から得られる位置とする（スイッチＳ
Ｗ２の出力信号を第３図（ｄ）に示す）。

メモリ（５）への映像信号の誓き込みは上記テープの停
止時に行われ（第３図（ｅ）に書き込みタイミング信号
を示す）、テープの移動時にはメモリ（５）に書き込ま
れた信号が繰返し読み出される。従って。

端子（至）からはスイッチＳＷ３の出力信号がＤ／Ａ変
換器（至）でアナログ変換されて出力される（第３図（
ｆ）参照）。書き込みタイミング信号は前述した１倍速
等のスロー再生時と同様同期化回路（４）からメモリコ
ントロール回路（５）に与えられ、これにもとづいてメ
モリ□□□へ書き込み指令が出される。メモリ（５）へ
の否き込み番地（読み出し番地も同様）は同様にしてア
ドレスカウンタ（６）カら与えられる。なお、アドレス
クリアのための信号はこの場・＆、前述したτ倍速等の
スロー再生時とは異なる。すなわち、間欠送りで停止す
るテープの位置は機械的な相反から記録トラックに対し
て相対的にばらっくことがある。このばらつきは再生信
号の時間軸のばらつきとなる。そこでメモリーより読み
出しを行なりていて次に省き換えを行うときに、それま
で読み出していた信号と書き込む信号（この信号はスイ
ッチＳＷ３を介してそのまま出力にもなる）との間に１
寺間的不連続が生じる。この時間的不連続は水平同期信
号の位相がその時点で他の時点と異なることを意味し、
水平方向のスキー−となる。

従って、この問題を解決するために次のようにする。ま
ず、メモリ額からの読み出しタイミングの制御（つまり
は読み出し時のアドレスクリア）を７リ一ラン期間と同
期化期間とに分ける。この７リ一ランｌＡ問としてはメ
モリ０Ｄへのイキ号の誉き込みが終了してからテープ＃
動が停止するまでが含まれれば良い。フリーラン期間の
再生信号は間欠よりアドレスクリアを行なう。このとき
スイッチＳＷ５は端子ｂＯＩＩｌに接続されている。な
お、この端子すはスイッチＳＷ４の端子すと兼用されて
いる。

また、スイッチ８Ｗ５は低速スロー再生の選択により端
子す側に接続される。同期化期間においてはできるだけ
長くこの期間を確保するようにし、読み出された信号の
時間軸と実際の再生信号（つまり書き込まれる信号）と
の時間合せ（位相合せ）をわずかずつ行なう。そしてメ
モリ匈内容の書き換え時にスキー−が集中しないように
する。ここでそのためのアドレスクリア信号の発生は次
のようである。すなわち、この期間はスイッチＳＷ５は
端子ａ側に接続され、アドレス変調器（１ｅからアドレ
スクリア信号が出力される。そこで位相合せ回路αりの
動作につき次に説明する。

位相比較回路（１３１では端子αａに入力される再生映
像信号中の水平同期信号と、端子α３から入力されるメ
モリ（５）から読み出し甲の信号の水平同期信号とを位
相比較する。この位相比較出力は誤差アトシス計算回路
０榎に入力され、ここで時ｍＪＪ　ｉＡ差に対応するア
ドレス値を得る。一方、残りフィールドカウンタ（１７
）はメモリコントロール回路（５）及びスロー凍ンＷ帽
宋回路（ｍ　ｈｈ＾の菖去り、みタイ５ング償会及びス
ロー速度指定信号を用いて現在から何フィールド目にメ
モリ（５）に書き込みを行うかをカウントする。このカ
ウンタαＤの出力は割算回路α９１こ入力され、前述の
誤差アドレス計算回路（至）の出力をこの出力値で割る
ことになる。この結果としての出力信号は次のアドレス
クリアの時点で補正すべきアドレスを示す。このアドレ
ス値はアドレス変調回路（１５１に入力され、ＰＬＬ［
ｇｌ路（Ｌｌ）からの基準アドレスクリア信号の位相を
わずかに変える。これにより再生信号とメモリ（３）か
ら読み出された信号の時間差は少なくなる方向へ補正さ
れる。

第４図は本発明の他の実施例を示すブロック図である。

この実施例はメモリへ沓き込んだ信号及びこれから読み
出した信号の位相連続性を得るための方法に関して第１
図と異なる方法を採用したものである。

ここで９９とするのはメモリを複数有することと１間欠
駆動時にはこの複数個のメモリを利用して常に出力信号
がメモリから読み出された信号で形成されることにある
。

以下、第１図と異なるところを中心としてその動作を説
明する。なお、第１図と同一のものには同一の符号を付
し、その説明は省略する。まず。

比較的高速のスロー再生（τ倍速再生等）時には本１４
１の動作は第１図のそれとほとんど変わるところはない
。この場合、メモリとしてはメモリ備のみを用いる。ま
たアドレスを与えるアドレスカウンタもカウンタＧυの
みを用いる。従って、この場合スイッチＳＷＩ及びスイ
ッチｓｗｔｔは端子ａ側に接続され、スイッチｓｗｔｏ
はメモリ（列に信号を書き込む際には端子ａ側に読み出
し時には端子す側に接続される。また、スイッチＳＷｓ
は端子ａに接続される。またカウンタＯυのアドレスク
リアのための信号はスイッチＳＷ７の１フィールド毎の
切換えによりＰＬＬ回路ａυまたはデコード回路（７）
（この場合２６３Ｈの期間に相当するアドレスをデコー
ドして出力する）から与えられる。すなわち、スイッチ
８Ｗ７は第１図のスイッチＳＷ４に相当する。他の回路
の動作は第１図のそれと同様である。

次に低速のスロー再生（−倍速、腸倍速再生等）時の動
作について述べる。この場合、やはり間欠駆動を行うの
で、スイッチＳＷ１は端子す側に接続される。また端子
（至）からの出力は必らずメモリ（ト）またはメモリ０
７）からの出力となるので、スイッチ８Ｗｌｌは端子す
側に接続される。メモリ夏及びメモ！Ｊ　Ｃ３７）の書
き込み１ｇみ出し動作を以下、第５図も参照して説明す
る。間欠駆動中のテープからはその停止時に第５図（ａ
）に示す３７０　＜　Ａｎ、　Ａｎ　＋　ｓ　、　Ａｎ
＋　２なる十分な再生出力が得られる。ここで誦はＡｃ
ｈヘッドのｍ番目の記録トラックの爵生出力を示す。

何も記載していない箇所は再生出力が低下していてノイ
ズが発生しているところである。この再生出力は前述し
たような再生映像信号処理及びＡ／Ｄ変換を受けてメモ
リ（至）及びメモリＧＤに送られる。

メモリ（至）、メモリ０ηの関係はメモリ（ト）が読み
出しを行っているときで、かつヘッド（ハ）、　２４か
らの再生出力の水平１乗直同期の安定しているときにこ
の出力をメモリ０７）に書き込み、逆にこの書き込んだ
信号をメモＩＪ　（３ｎから読み出しを行っているとき
にメモリ（至）に水平及び垂直同期の安定しているヘッ
ドｒ２ｈｉ、（ハ）からの出力を曹き込むことになる（
第５図（ｂ）　、　（Ｃ）参照）。すなわち、第１図の
装置ではメモリ（イ）への信号書き込み時出力端へ同時
にその信号を出力していた。ここでは出力端へは必らず
メモリ（７）またはＣ３７＋を介して信号が送られる。

また。

メモリ［有］、０７）へ送られるアドレスは書き込み時
と読み出し時とで異なるアドレスカウンタから与えられ
る。つまり、書き込み時はアドレスカウンタ（ロ）から
アドレスが与えられ、読み出し時はアドレスカウンタＧ
υからアドレスが与えられる。またこのようにスイッチ
ＳＷ８及び８Ｗ９は切換えられる。

カウンタ■υのアドレスクリアは端子Ｃ１２１から入力
されるヘッドａ３１．ａｅからの再生出力中の垂直同Ｍ
Ｍ号を波形整形回路（ハ）にて波形整形したアドレスク
リア出力によって行われる。一方、カウンタ０υのアド
レスクリアは端子す側に接続されるスイッチＳＷ７を介
して得られるデコード回路圓のアドレスクリア出力によ
り行われる。この場合のデコードは２６２．５Ｈの期間
に相当するアドレスをデコードす位相に対するアドレス
は一定であり、かつ書き込まれる信号の１フィールド当
りの水平走査線本数は整数となり（例えば２６４本であ
り、これはテープ停止時はヘッドのテープに対する相対
速度が変化するため）、さらにメモリ（至）、０ηの出
力の切換えは一方のメモリの誉き込みが終了した時点以
降にそのメモリの読み出し出力をスイッチ８Ｗ１２で選
択するようにしている。従って、メモリ（ト）、　Ｃ３
７）からの読み出しアドレスは常に一定周期でクリアさ
れることから、スイッチ５Ｗ１２の出力端（つまりはＤ
／Ａ変換器（至）の入力端）に現われる信号の水平走査
線の位相連続性は保持され、スキュー歪のないアナログ
複合映像信号が出力端（２！Ｉから得られることになる
。

上記実施例においては梱々の変形を行うことが可能であ
り１例えば第４図におけるメモリ□、　Ｃ３７）を１つ
のメモリで共用し、書き込みと読み出しを並行して行う
ようｌｃ構成しても良い。またメモリをフレームメモリ
とすることも可能である。さらりあげたが、これに限ら
ず種々の倍速数をとることができることは言うまでもな
い。

〔発明の効果〕

以上述べたように本発明によれば、スロー再生の速度が
広範囲にわたる場合でもノイズのないスロー再生を行う
ことができる。

【図面の簡単な説明】

第１図は本発明になるビデオテープレコーダのスロー再
生装噴の一実施例を示すブロック図、第２図、第３図は
第１図の装置の各部波形図、第４図は本発明の他の実施
例を示すブロック図、第５図はＰｇ４図の装置の動作を
説明するための各種波形図である。 （１）・・・コントロールヘラ）Ｚ　　　（３）・・・
遅延回ｇ。 （４）・・・同期化回路、（５）・・・メモリコントロ
ール回路。 （６）・・・アドレスカウンタ、　　　（力・・・デコ
ード回路。 （８）・・・キャプスタンモータ、 （９）・・・キャプスタンサーボ回路。 σ■・・・シリンダサーボ回路、（１υ・・・ＰＬＬ回
路。 ■・・・位相合せ回路、ｃ！υ・・・連続駆動指示回路
。 ＠・・・間欠駆動指示回路、Ｉ２見Ｃ７０・・・回転磁
気ヘッド。 ■・・・Ａ／Ｄ変換器、　　　　　　（２７）・・・フ
ィールドメモリ。 制・・・Ｄ／Ａ変換器、　　　　ＳＷｌ乃至ＳＷ５・・
・スイッチ。 代理人　弁理士　　則　近　恵　佑 同　　　宇治　弘 ■　　　　　　■ 第２図 第３図

Claims (1)

【特許請求の範囲】
1. 磁気テープより再生された映像信号をデジタル信号に変
   換するＡ／Ｄ変換器と、このＡ／Ｄ変換器の出力をメモ
   リに書き込む手段と、メモリより書き込んだ信号を読み
   出す手段と、読み出したデジタル信号をアナログ信号に
   変換するＤ／Ａ変換器と、磁気テープを通常再生時より
   も遅い速度で連続的に駆動する連続駆動手段と、磁気テ
   ープを間欠的に駆動する間欠駆動手段とを具備し、スロ
   ー再生において磁気テープを連続的に駆動させ、所定の
   フィールド（あるいはフレーム）毎に映像信号を前記メ
   モリに書き込み、次の書き込みまではそれを読み出すと
   いう動作モードと、磁気テープを間欠駆動させ、間欠駆
   動中のテープ停止時に前記メモリに１フィールド（ある
   いは１フレーム）の映像信号を書き込み、間欠駆動中の
   テープ駆動時にメモリより書き込まれた映像信号を読み
   出すという動作モードとをそのスロー再生速度に応じて
   使い分けるよう構成したことを特徴とするビデオテープ
   レコーダのスロー再生装置。