JPS62192848A - アナログ入力ポ−トを備えた中央処理制御回路 - Google Patents
アナログ入力ポ−トを備えた中央処理制御回路Info
- Publication number
- JPS62192848A JPS62192848A JP61036741A JP3674186A JPS62192848A JP S62192848 A JPS62192848 A JP S62192848A JP 61036741 A JP61036741 A JP 61036741A JP 3674186 A JP3674186 A JP 3674186A JP S62192848 A JPS62192848 A JP S62192848A
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- JP
- Japan
- Prior art keywords
- input port
- analog input
- signal level
- control circuit
- central processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 229910000679 solder Inorganic materials 0.000 claims abstract description 21
- 239000003990 capacitor Substances 0.000 claims description 3
- 230000015654 memory Effects 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000003466 welding Methods 0.000 description 2
- 238000005476 soldering Methods 0.000 description 1
Landscapes
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の目的
（産業上の利用分野）
この発明は中央処理制御回路に係り、詳しくはアナログ
入力ポートを備えた中央処理制御回路に関するものであ
る。
入力ポートを備えた中央処理制御回路に関するものであ
る。
（従来の技術）
例えば電子タイプライタのように使用される言語毎にタ
イプフェイス等の仕様が異なる場合、それぞれ共通の制
御回路にて電気回路を構成し、その仕様毎に異なるプロ
グラムデータ等の必要なデータを予めメモリに記憶させ
ておくことが考えられる。このような場合には製造段階
で前記仕様毎に異なる必要なデータを記憶したメモリを
各種用意する必要があるばかりか、それぞれの仕様毎に
生産ラインを備える必要がある。
イプフェイス等の仕様が異なる場合、それぞれ共通の制
御回路にて電気回路を構成し、その仕様毎に異なるプロ
グラムデータ等の必要なデータを予めメモリに記憶させ
ておくことが考えられる。このような場合には製造段階
で前記仕様毎に異なる必要なデータを記憶したメモリを
各種用意する必要があるばかりか、それぞれの仕様毎に
生産ラインを備える必要がある。
そこで、前記のような問題を回避するため、従来から１
チツプＣＰＵ （中央処理制御回路）を備えた製品の仕
様を製造時に設定できるように、１チツプＣＰＵ １の
デジタル入力ボートＰ１．Ｐ２を利用している。例えば
、第５図に示すように入力ポートＰｉ、Ｐ２に対してソ
ルダーポイントＳＰ１．ＳＰ２を設け、同ソルダーポイ
ント５Ｐ１ＳＰ２をハンダづけにて閉路するか否かによ
り、その入力ポートＰ１．Ｐ２に対してトルベル又はト
ルベルの２値のうち一方の信号を与えることが行われて
いる。そして、ＣＰＵは予め読出し専用メモリ（ＲＯＭ
＞に記憶した複数の仕様データのうち、前記信号の組合
せに対応した仕様データに基づいてＣＰＵから下位装置
に動作指令信号を出力づ”るようになっている。
チツプＣＰＵ （中央処理制御回路）を備えた製品の仕
様を製造時に設定できるように、１チツプＣＰＵ １の
デジタル入力ボートＰ１．Ｐ２を利用している。例えば
、第５図に示すように入力ポートＰｉ、Ｐ２に対してソ
ルダーポイントＳＰ１．ＳＰ２を設け、同ソルダーポイ
ント５Ｐ１ＳＰ２をハンダづけにて閉路するか否かによ
り、その入力ポートＰ１．Ｐ２に対してトルベル又はト
ルベルの２値のうち一方の信号を与えることが行われて
いる。そして、ＣＰＵは予め読出し専用メモリ（ＲＯＭ
＞に記憶した複数の仕様データのうち、前記信号の組合
せに対応した仕様データに基づいてＣＰＵから下位装置
に動作指令信号を出力づ”るようになっている。
従って、入力ポートが１個であれば２通り、入力ポート
がｎ個使用できれば、２のｎ乗通りの仕様の設定ができ
ることになる。なお、図中Ｒ１゜Ｒ２は抵抗である。
がｎ個使用できれば、２のｎ乗通りの仕様の設定ができ
ることになる。なお、図中Ｒ１゜Ｒ２は抵抗である。
（発明が解決しようとする問題点）
ところが、ＣＰＵの入力ポートは設計上池の入力信号用
に優先的に使用されるため、仕様設定用としての入力ボ
ートは不足しがちであり、従ってあまりこの仕様設定用
の目的に使用できない状態である。
に優先的に使用されるため、仕様設定用としての入力ボ
ートは不足しがちであり、従ってあまりこの仕様設定用
の目的に使用できない状態である。
（発明の目的）
この発明の目的は前記のような従来の問題点を解消する
ためになされたものであって、アナログ入力ポートを備
えた中央処理制御回路を使用して多くの仕様設定を行う
ことができる中央処理制御回路を提供することにある。
ためになされたものであって、アナログ入力ポートを備
えた中央処理制御回路を使用して多くの仕様設定を行う
ことができる中央処理制御回路を提供することにある。
発明の構成
（問題点を解決するための手段）
この発明はアナログ入力ポートを備えた中央処理制御回
路においてアナログ入力ポートに対して複数段階に信号
レベルを設定することができる信号レベル設定手段を接
続したことを特徴とするものである。
路においてアナログ入力ポートに対して複数段階に信号
レベルを設定することができる信号レベル設定手段を接
続したことを特徴とするものである。
（作用）
前記構成により、信号レベル設定手段にて必要な信号レ
ベルを設定する。そして、中央処理制御回路は前記アナ
ログ入力ポートを介して所定の信号レベルを入力すると
、予めメモリに記憶した複数種類のプログラムデータ等
のデータのうちその信号レベルに対応した必要なデータ
を読出し、そのデータに基づいて下位装置を作動させる
。
ベルを設定する。そして、中央処理制御回路は前記アナ
ログ入力ポートを介して所定の信号レベルを入力すると
、予めメモリに記憶した複数種類のプログラムデータ等
のデータのうちその信号レベルに対応した必要なデータ
を読出し、そのデータに基づいて下位装置を作動させる
。
（実施例）
以下、この発明を電子タイプライタの中央処理制御回路
に具体化した一実施例を第１図に従って説明する。
に具体化した一実施例を第１図に従って説明する。
電子タイプライタの１チツプＣＰＵ （中央処理制御回
路）１１はアナログ入力ポートＡＰ１．ＡＰ２を備え、
同アナログ入力ボートＡＰＩ、ＡＰ２を介して仕様設定
のためのアナログ信号を入力するようになっている。又
、ＣＰＵ１１は図示しない読出し専用メモリ（ＲＯＭ）
を備え、同ＲＯＭには図示しない下位装置を制御駆動す
るためのプログラムデータ、すなわち各国の各言語に対
応する複数の仕様データ（この実施例では９種類）が予
め記憶されている。
路）１１はアナログ入力ポートＡＰ１．ＡＰ２を備え、
同アナログ入力ボートＡＰＩ、ＡＰ２を介して仕様設定
のためのアナログ信号を入力するようになっている。又
、ＣＰＵ１１は図示しない読出し専用メモリ（ＲＯＭ）
を備え、同ＲＯＭには図示しない下位装置を制御駆動す
るためのプログラムデータ、すなわち各国の各言語に対
応する複数の仕様データ（この実施例では９種類）が予
め記憶されている。
さらに、ＣＰｔＪｌｌは前記アナログ入力ボートＡＰＩ
、ΔＰ２を介してそれぞれ入力されるアナログ信号（こ
の実施例では電圧）のレベルがトルベルか、Ｍレベルか
、トルベルかの３値のうちいずれかを判別するようにな
っており、それぞれの信号のレベルを判別すると、その
両信号レベルをデジタル値に変換する。そして、その変
換したデジタル値に対応する仕様データを前記ＲＯＭに
記憶された複数の仕様データの中から読出し、その仕様
データに基づいてＣＰＵ１１から下位装置例えば印字装
置等に動作指令信号を出力するようになっている。
、ΔＰ２を介してそれぞれ入力されるアナログ信号（こ
の実施例では電圧）のレベルがトルベルか、Ｍレベルか
、トルベルかの３値のうちいずれかを判別するようにな
っており、それぞれの信号のレベルを判別すると、その
両信号レベルをデジタル値に変換する。そして、その変
換したデジタル値に対応する仕様データを前記ＲＯＭに
記憶された複数の仕様データの中から読出し、その仕様
データに基づいてＣＰＵ１１から下位装置例えば印字装
置等に動作指令信号を出力するようになっている。
前記アナログ入力ポートＡＰ１．ＡＰ２には信号レベル
設定手段としての信号レベル設定回路１２．１３が接続
されている。信号レベル設定回路１２は電源端子Ｖｃｃ
と接地端子ＧＮＤ間に抵抗Ｒ１，ソルダーポイントａ、
抵抗Ｒ２の直列回路が構成され、又、抵抗Ｒ１のマイナ
ス側端子はアナログ入力ポートＡＰ１に接続されている
。又、抵抗Ｒ１のマイナス側端子はソルダーポイントｂ
を介して接地端子ＧＮＤに接続されている。
設定手段としての信号レベル設定回路１２．１３が接続
されている。信号レベル設定回路１２は電源端子Ｖｃｃ
と接地端子ＧＮＤ間に抵抗Ｒ１，ソルダーポイントａ、
抵抗Ｒ２の直列回路が構成され、又、抵抗Ｒ１のマイナ
ス側端子はアナログ入力ポートＡＰ１に接続されている
。又、抵抗Ｒ１のマイナス側端子はソルダーポイントｂ
を介して接地端子ＧＮＤに接続されている。
又、信号レベル設定回路１３は電源端子Ｖｃｃと接地端
子ＧＮＤ間に抵抗Ｒ３，ソルダーポイン１−Ｃ９抵抗Ｒ
４の直列回路が構成され、又、抵抗Ｒ３のマイナス側端
子はアナログ入力ポートＡＰ２に接続されている。又、
抵抗Ｒ３のマイナス側端子はソルダーポイントｄを介し
て接地端子ＧＮＤに接続されている。
子ＧＮＤ間に抵抗Ｒ３，ソルダーポイン１−Ｃ９抵抗Ｒ
４の直列回路が構成され、又、抵抗Ｒ３のマイナス側端
子はアナログ入力ポートＡＰ２に接続されている。又、
抵抗Ｒ３のマイナス側端子はソルダーポイントｄを介し
て接地端子ＧＮＤに接続されている。
従って、信号レベル設定回路１２．１３はソルダーポイ
ントａ、ｂ、ｃ、ｄが開路したままの状態ではアナログ
入力ポートＡＰ１．ＡＰ２にＨレベルのアナログ信号が
入力されることになる。又、ソルダーポイントａ、Ｃを
溶接閉路し、ソルダーポイントｂ、ｄが開路した状態で
はアナログ入力ポートＡＰ１．ＡＰ２にはＭレベルのア
ナログ信号が入力されることになる。
ントａ、ｂ、ｃ、ｄが開路したままの状態ではアナログ
入力ポートＡＰ１．ＡＰ２にＨレベルのアナログ信号が
入力されることになる。又、ソルダーポイントａ、Ｃを
溶接閉路し、ソルダーポイントｂ、ｄが開路した状態で
はアナログ入力ポートＡＰ１．ＡＰ２にはＭレベルのア
ナログ信号が入力されることになる。
又、ソルダーポイントｂ、ｄを溶接閉路し、ソルダーポ
イントａ、Ｃが開路した状態ではアナログ入力ポートＡ
ＰＩ、ＡＰ２にはＬレベルのアナログ信号が入力される
ことになる。このように信号レベル設定回路１２．１３
はソルダーポイントａ、ｂ、ｃ、ｄを溶接接続するか否
かにより３値のアナログ信号のレベル設定が可能となっ
ている。
イントａ、Ｃが開路した状態ではアナログ入力ポートＡ
ＰＩ、ＡＰ２にはＬレベルのアナログ信号が入力される
ことになる。このように信号レベル設定回路１２．１３
はソルダーポイントａ、ｂ、ｃ、ｄを溶接接続するか否
かにより３値のアナログ信号のレベル設定が可能となっ
ている。
従って、上記のように構成された電子タイプライタのＣ
ＰｔＪｌｌはアナログ入力ポートが２凹であるため、３
の２乗、すなわち、９通りの仕様設定が可能である。そ
して、この電子タイプライタをある特定の言語用の仕様
にするときには、６ｒＪ記信号レベル設定回路１２．１
３のソルダーポイントａ、ｂ、ｃ、ｄを選択して溶接接
続するだけでその仕様が設定される。
ＰｔＪｌｌはアナログ入力ポートが２凹であるため、３
の２乗、すなわち、９通りの仕様設定が可能である。そ
して、この電子タイプライタをある特定の言語用の仕様
にするときには、６ｒＪ記信号レベル設定回路１２．１
３のソルダーポイントａ、ｂ、ｃ、ｄを選択して溶接接
続するだけでその仕様が設定される。
なお、前記実施例ではアナログ入力ポートは２個だけで
あったが入力ポートに余裕があってｎ個になったときは
３のｎ乗通りの設定ができることになる。
あったが入力ポートに余裕があってｎ個になったときは
３のｎ乗通りの設定ができることになる。
なお、この発明は前記実施例に限定されるものではなく
、以下のように構成してもよい。
、以下のように構成してもよい。
（イ）例えば第２図に示すように電源端子Ｖｃｃと接地
端子ＧＮＤ間には抵抗Ｒ５に対しそれぞれソルダーポイ
ントｅ−ｈを介して接地線Ｅ、抵抗Ｒ６，抵抗Ｒ７，抵
抗Ｒ８からなる並列回路を接続して信号レベル設定回路
１４を構成し、各ソルダーポイントｅ−ｈをアナログ入
力ポートＡＰＩに対して接続すること。なお、抵抗Ｒ６
，抵抗Ｒ７、抵抗Ｒ８の抵抗値は互いに異なるように設
定されている。
端子ＧＮＤ間には抵抗Ｒ５に対しそれぞれソルダーポイ
ントｅ−ｈを介して接地線Ｅ、抵抗Ｒ６，抵抗Ｒ７，抵
抗Ｒ８からなる並列回路を接続して信号レベル設定回路
１４を構成し、各ソルダーポイントｅ−ｈをアナログ入
力ポートＡＰＩに対して接続すること。なお、抵抗Ｒ６
，抵抗Ｒ７、抵抗Ｒ８の抵抗値は互いに異なるように設
定されている。
従って、この場合にはソルダーポイントｅ〜ｈの接続を
するか否かにより（２の３乗＋１）通りの仕様設定が可
能である。
するか否かにより（２の３乗＋１）通りの仕様設定が可
能である。
（ロ）例えば第３図に示すように電源端子ｙｃｃと接地
端子ＧＮＤ間に抵抗Ｒ９と段階的に抵抗値が可変可能な
可変抵抗１０を接続して信号レベル設定回路１５を構成
し、可変抵抗Ｒ１０のプラス側端子をアナログ入力ポー
トＡＰ１に対して接続すること。
端子ＧＮＤ間に抵抗Ｒ９と段階的に抵抗値が可変可能な
可変抵抗１０を接続して信号レベル設定回路１５を構成
し、可変抵抗Ｒ１０のプラス側端子をアナログ入力ポー
トＡＰ１に対して接続すること。
従って、この場合には可変抵抗１０の可変可能な範囲で
仕様設定が可能である。
仕様設定が可能である。
（ハ）前記実施例〈口）の可変抵抗Ｒ１０に代えて、抵
抗値の異なる複数種類の抵抗を各仕様に応じて取り付け
るように設定してもよい。
抗値の異なる複数種類の抵抗を各仕様に応じて取り付け
るように設定してもよい。
（ニ）前記実施例（イ）、（ロ）、（ハ）は抵抗値にて
アナログ信号入力ボートに印加する信号レベルを設定す
るようにしたが、これに限らず、例えば第４図に示すよ
うにコンデンサＣ１，Ｃ２゜Ｃ３にて分圧し、ソルダー
ポイントｉ、ｊを選択して接続することにより、信号レ
ベルを適宜設定してもよい。
アナログ信号入力ボートに印加する信号レベルを設定す
るようにしたが、これに限らず、例えば第４図に示すよ
うにコンデンサＣ１，Ｃ２゜Ｃ３にて分圧し、ソルダー
ポイントｉ、ｊを選択して接続することにより、信号レ
ベルを適宜設定してもよい。
発明の効果
以上詳述したようにこの発明によればアナログ入力ポー
トを備えた中央処理制御回路を使用して多くの仕様設定
を行うことができ、アナログ入力ポートを備えた中央処
理制御回路は多段階のレベル判別ができるので、デジタ
ル入力ボートを備えたものと比較してより少ないボート
で同等の仕様設定が可能である。
トを備えた中央処理制御回路を使用して多くの仕様設定
を行うことができ、アナログ入力ポートを備えた中央処
理制御回路は多段階のレベル判別ができるので、デジタ
ル入力ボートを備えたものと比較してより少ないボート
で同等の仕様設定が可能である。
第１図はこの発明を具体化した実施例の電気回路図、第
２図〜第４図はそ、の他の実施例の電気回路図、第５図
は従来例の電気回路図である。 １１はＣＰＵ （中央処理制御回路）、１２〜１５は信
号レベル設定回路、Ａ ｐ ｉ 、ΔＰ２はアナログ入
力ポート、Ｒ１−Ｒ１０は抵抗、Ｃ１〜Ｃ３はコンデン
サ、ａ−ｊはソルダーポイントである。
２図〜第４図はそ、の他の実施例の電気回路図、第５図
は従来例の電気回路図である。 １１はＣＰＵ （中央処理制御回路）、１２〜１５は信
号レベル設定回路、Ａ ｐ ｉ 、ΔＰ２はアナログ入
力ポート、Ｒ１−Ｒ１０は抵抗、Ｃ１〜Ｃ３はコンデン
サ、ａ−ｊはソルダーポイントである。
Claims (1)
- 【特許請求の範囲】 １ アナログ入力ポートに対して複数段階に信号レベル
を設定する信号レベル設定手段を接続したアナログ入力
ポートを備えた中央処理制御回路。 ２ 前記信号レベル設定手段は複数の抵抗が配列され、
ソルダーポイントにて適宜接続可能にしたものである特
許請求の範囲第１項に記載のアナログ入力ポートを備え
た中央処理制御回路。 ３ 前記信号レベル設定手段は複数のコンデンサが配列
され、ソルダーポイントにて適宜接続可能にしたもので
ある特許請求の範囲第１項に記載のアナログ入力ポート
を備えた中央処理制御回路。 ４ 前記信号レベル設定手段は可変抵抗である特許請求
の範囲第１項に記載のアナログ入力ポートを備えた中央
処理制御回路。 ５ 前記信号レベル設定手段は抵抗値の異なる複数の抵
抗から１個を適宜取り付け可能にしたものである特許請
求の範囲第１項に記載のアナログ入力ポートを備えた中
央処理制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61036741A JPS62192848A (ja) | 1986-02-20 | 1986-02-20 | アナログ入力ポ−トを備えた中央処理制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61036741A JPS62192848A (ja) | 1986-02-20 | 1986-02-20 | アナログ入力ポ−トを備えた中央処理制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62192848A true JPS62192848A (ja) | 1987-08-24 |
Family
ID=12478152
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61036741A Pending JPS62192848A (ja) | 1986-02-20 | 1986-02-20 | アナログ入力ポ−トを備えた中央処理制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62192848A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5787400A (en) * | 1980-11-19 | 1982-05-31 | Sakura Color Prod Corp | Automatic lead delivery type note |
| JPS5868153A (ja) * | 1981-10-20 | 1983-04-22 | Hitachi Ltd | デ−タ信号検出方式 |
-
1986
- 1986-02-20 JP JP61036741A patent/JPS62192848A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5787400A (en) * | 1980-11-19 | 1982-05-31 | Sakura Color Prod Corp | Automatic lead delivery type note |
| JPS5868153A (ja) * | 1981-10-20 | 1983-04-22 | Hitachi Ltd | デ−タ信号検出方式 |
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