JPS62184565A - デ−タ処理システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、データ処理技術さらにはデュアルポートＲ
ＡＭ　（ランダム・アクセス・メモリ）を有するシステ
ムに適用して特に有効な技術に関し、例えば、２以上の
マイクロプロセッサ間の通信方式に利用して有効な技術
に関する。

［従来の技術］ パーソナルコンピュータのようなマイクロコンピュータ
システムでは、２個以上のマイクロコンピュータ（もし
くはマイクロプロセッサ）を用いて１つのシステムを構
成することがある。この場合、一般的には一方がマスク
マイクロコンピュータとして、また他方がこれを補助す
るスレーブマイクロコンピュータとして使われる。

このような２つのマイクロコンピュータを有するシステ
ムでは、マスク側とスレーブ側のマイクロコンピュータ
との間で通信が必要となる。そこで、この通信を高速で
行なえるようにするため。

デュアルポートＲＡＭ　（もしくはレジスタ）を用いた
パラレル方式の通信方式について検討した。

すなわち、第３図に示すようにマスク側マイコン１ａと
スレーブ側マイコン１ｂとの間にデュアルポートＲＡＭ
２を介在させてバス３ａ、３ｂで接続し、一方のマイコ
ンでデュアルポートＲＡＭに書き込んだデータを他方の
マイコンで読み取ることで２つのマイコン間の通信を行
なうというものである。

［発明が解決しようとする問題点］ デュアルポートＲＡＭは、マスク側マイコンおよびスレ
ーブ側マイコンいずれの側からでもデータの読出し、書
込みを行なうことができる。しかしながら、マスク側と
スレーブ側の両方がら同時にデュアルポートＲＡＭに書
込みを行なうと、データの競合が生じて誤ったデータが
書き込まれ、正しい通信内容の伝達が行なえなくなるお
それがある。

そこで、デュアルポートＲＡＭに対する書込みの権利を
どちらのマイコンが持つかをそれぞれマイコンのソフト
ウェアで決めてやり、ソフトウェアによる調停でデュア
ルポートＲＡＭにおけるデータの競合を回避する方法も
考えられる。

しかしながら、ソフトウェアによるデュアルポートＲＡ
Ｍに対する書込み権の調停方式では、調停のためのソフ
トウェアのオーバヘッドが大きくなってしまう。また、
ソフトウェアによる調停では、約束を無視してしまえば
デュアルポートＲＡＭに対する書込みが行なえるので、
データの競合が必ず回避できるものではない。

この発明の目的は、２以上のマイクロコンピュータもし
くはマイクロプロセッサを有するシステムにおいて、デ
ュアルポートＲＡＭ　（もしくはレジスタ）を用いて各
マイクロコンピュータ間で高速に、しかもデータの競合
を生じることなくデータの通信を行なえるようにするこ
とにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。

［問題点を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、２つのマイクロコンピュータとこれらに共通
のデュアルポート・レジスタ（もしくはＲＡＭ）を有す
るシステムにおいて、双方向の読出し書込みが可能なデ
ュアルポート・レジスタの１つを一方のマイクロコンピ
ュータの側のみからしか書込みが行なえない２重バッフ
ァとし、この２重バッファに対しいずれの側のマイクロ
コンピュータが先に書込みを行なったか判定し、上記デ
ュアルポート・レジスタを他方のマイクロコンピュータ
から切り離す信号を形成する調停回路を設けるものであ
る。

［作用］ 上記手段によれば、最初に書込みを行なう２重バッファ
構造のレジスタは一方の側からしか書込みが行なえない
とともに、他のデュアルポート・レジスタは後から書込
みに行ったマイクロコンビ　。

コータと切り離されるという作用により、データの競合
を生じることなくデュアルポート・レジスタに対する書
込みが行なえ、これによって２つのマイクロコンピュー
タ間の高速のパラレル通信を可能にするという上記目的
を達成することができる。

［実施例］ 第１図には、本発明を２つのマイクロコンピュータを有
するシステムにおけるマイクロコンピュータ間の通信方
式に適用した場合の一実施例が示されている。

同図において、符号Ｒ１〜Ｒｎで示されているのは、デ
ュアルポート（双方向）レジスタで、これらのデュアル
ポート・レジスタＲ１〜Ｒｎは、データバス３ａおよび
３ｂを介してマスク側とスレーブ側のマイクロコンピュ
ータ１ａと１ｂにそれぞれ接続されている。また、これ
らのデュアルポート・レジスタＲ１〜Ｒｎとデータバス
３ａ。

３ｂ間にはゲートＧ　ａ１〜Ｇ　ａ　ｎ　、　Ｇ　ｂｌ
−Ｇ　ｂ　ｎが設けられ、このゲートＧａ１〜Ｇａｎ、
Ｇｂ１〜Ｇｂｎによって各レジスタＲ１〜Ｒｎをデータ
バス３ａ、３ｂから切り離したり接続したりすることが
できるようにされている。

上記各デュアルポート・レジスタＲ１〜Ｒｎは、マイク
ロコンピュータｌａ、ｌｂからそれぞれ出力されるアド
レス信号をデコードするアドレスデコーダ５ａ、５ｂか
らのレジスタセレクト信号Ｒ８，−Ｒ８ｎ、Ｒ８，’　
〜Ｒ８ｎ’　によって選択され、選択されたレジスタに
対してのみデータを書き込んだり読み出したりすること
ができるようにされる。

そして、この実施例では上記デュアルポート・レジスタ
Ｒｉ〜Ｒｎとは別個に、一方通行のレジスタＲ８とＲ８
′　が設けられている。このうち、レジスタＲ６はマス
タ側マイクロコンピュータ１ａから書き込んでスレーブ
側マイクロコンピュータ１ｂへ読み出すことができるよ
うに、またＲ８はスレーブ側マイクロコンピュータ１ｂ
から書き込んでマスク側マイクロコンピュータ１ａへ読
み出すことができるように構成されている。

しかも、これらのレジスタＲ８とＲ６′には同一のアド
レスが割り振れており、マスク側マイクロコンピュータ
１ａからそのアドレスが出力されると、アドレスデコー
ダ５ａによりセレクト信号Ｒ８ｏが形成されてレジスタ
Ｒ６が選択され、書込み可能にされる。また、スレーブ
側マイクロコンピュータからそのアドレスが出力される
と、アドレスデコーダ５ｂによりセレクト信号ＲＳ、’
　が形成されて、レジスタＲ，′　が選択されるように
なっている。

さらに、この実施例では、マスク側とスレーブ側のマイ
クロコンピュータ１ａと１ｂからデュアルポート・レジ
スタ群に対して同時にデータの書込みがあった場合に早
い方に書込み権を与え、他方のマイクロコンピュータか
らの書込みを禁止する調停回路４が設けられている。こ
の調停回路４にはいずれのマイクロコンピュータの側か
らの書込みが早いか判定する優先回路が設けられている
。

すなわち、調停回路４にはデュアルポート・レジスタの
ためのセレクト信号Ｒ８ｏおよびＲＳ、’が入力され、
いずれの信号の変化の方が早いか優先回路で判定する。

そして、例えばセレクト信号ゲートＧｂ□〜Ｇｂｎを閉
じて各デュアルポート・レジスタＲ１〜Ｒｎをデータバ
ス３ｂから切り離す。また、セレクト信号Ｒ８ｏ’の変
化の方が早い場合には、スレーブ側のゲートＧａ１〜Ｇ
ａｎを閉じて各デュアルポート・レジスタＲ工〜Ｒｎを
データバス３ａから切り離す。

従って、この実施例では、同一のアドレスが割り振られ
たレジスタ（２重バッファ）　Ｒｏ−Ｒｅ’に対してマ
スク側マイクロコンピュータ−ａの方が先に書込みを行
なった場合には、調停回路４によりレジスタＲ１〜Ｒｎ
がデータバス３ｂから切り離されるため、スレーブ側マ
イクロコンピュータ１ｂはレジスタＲ１〜Ｒｎに対し書
込みが行なえない。同様にして、レジスタ（２重バッフ
ァ）Ｒ，、Ｒｏ’　に対してスレーブ側マイクロコンピ
ュータ１ｂの方が先に書込みを行なった場合には、調停
回路４によりレジスタＲ１〜Ｒｎがデータバス３ａから
切り離されるため、マスク側マイクロコンピュータ−ｂ
はレジスタＲ１〜Ｒｎに対し書琴が行なえない。しかも
、この実施例では先頭ツ のレジスタのような適当なレジスタが２重バッファにさ
れているため、マスク側とスレーブ側からほぼ同時に書
込みがあってもデータの競合が避けられると共に、その
間に調停回路４によってバス３ａまたは３ｂの切り離し
が行なわれるため共通のレジスタＲよ〜Ｒｎに対するデ
ータの競合も回避される。

また、上記調停回路４内にはフラグＦが設けられており
、バスのゲートＧａｉ、Ｇｂｉによる切り離しに対応し
てフラグＦがセットされ、いずれの側のマイクロコンピ
ュータにデュアルポート・レジスタＲ１〜Ｒｎに対する
書込み権があるか指示できるようにされている。従って
、マイクロコンピュータ１ａと１ｂはそれぞれこのフラ
グＦを調べることによって、自分が送信すなわちデュア
ルポート・レジスタに対する書込みが行なえるか否か知
ることができる。この調停回路４はコントロールレジス
タとして構成され、データバス３ａ。

３ｂを介して各マイクロコンピュータｌａ、ｌｂに接続
されており、いつでもマイクロコンビュータｌ’ａ、ｌ
ｂが読出しを行なえるようになっている。

さらに、この調停回路４にはアドレスデコーダ５ａおよ
び５ｂから最終レジスタＲｎに供給されるセレクト信号
Ｒ８ｎ、Ｒ８ｎ’が入力されており、この信号Ｒ８ｎ、
Ｒ５ｎ’　が入って来ることにより、マイクロコンピュ
ータｌａまたは１ｂによるデュアルポート・レジスタＲ
□〜Ｒｎに対する書込みが終了したことを知ると、調停
回路４は他方のマイクロコンピュータへ終了信号ＥＮＤ
。

ＥＮＤ’　を送出するようにされている。

また、終了信号ＥＮＤ、ＥＮＤ’　が出方された時点で
ゲートＧ　ａ　ｉまたはＧｂｉによるバス３ａ。

３ｂの切り離しが終了し、レジスタＲ１〜Ｒｎはパス３
ａと３ｂに接続された状態になる。

従って、マイクロコンピュータｌａ、ｌｂはこの終了信
号ＥＮＤ、ＥＮＤ’　を受けてからレジスタＲ，”Ｒｎ
内のデータの読み出しに行くことによって、マイクロコ
ンピュータｌａ、ｌｂのパラレルデータ通信が実行され
る。

第２図に本発明の他の実施例を示す。

この実施例は、前記実施例におけるデュアルポート・レ
ジスタ群Ｒ９−Ｒｎおよび調停回路４を、シングルチッ
プマイクロコンピュータに内蔵させたものを用いてシス
テムを構成したものを示す。

すなわち、この実施例では、マイクロプロセッサ１１と
、このマイクロプロセッサ１１にアドレスバス１２．デ
ータバス１３およびコントロールバス１４を介して接続
されたメモリ１５および周辺ＩＣ１６とによってマスク
側マイクロコンピュータが構成されている。そして、こ
のマスク側マイクロコンピュータに対して、双方向ＲＡ
Ｍ２１を内蔵したシングルチップマイクロコンピュータ
２０が、スレーブ側マイクロコンピュータとして接続さ
れている。

このシングルチップマイクロコンピュータシ０は、第１
図におけるマイクロコンピュータｌｂのチップ上に、デ
ュアルポート・レジスタＲ８ＮＲｎ　。

ゲートＧａ１〜Ｇａｎ、Ｇｂ□〜Ｇｂｎ、調停回路４お
よびアドレスデコーダ５ａ、５ｂを内蔵させたものであ
る。なお、同図において、１７はマイクロプロセッサ１
１から出力されるアドレス信号をデコードして、メモリ
１５や周辺ＩＣ１６およびスレーブ側マイクロコンピュ
ータ２０に対するチップセレクト信号ＣＥ、、ＣＥ、、
ＣＦ２を形成するアドレスデコーダである。

このように、デュアルポート・レジスタ回路２１を内蔵
したシングルチップマイクロコンピュータを、従来の汎
用マイクロプロセッサと組合せて、マルチプロセッサシ
ステムを構成することにより、マスク側マイクロコンピ
ュータとスレーブ側マイクロコンピュータとの間の通信
を高速で行なえ、しかもデータ競合を回避できるような
システムを容易に構成することができる。

なお、上記実施例では、デュアルポート・レジスタＲ８
−Ｒｎをパラレル通信手段として利用した場合について
説明したが、上記レジスタのうち２重バッファとしての
レジスタＲａとＲ，′　を除くレジスタＲ１〜Ｒｎにつ
いては、これをマスク側マイクロコンピュータとスレー
ブ側マイクロコンピユータに共通のデータを格納する共
有メモリとして使用することができることはいうまでも
ない。

また、上記実施例ではデュアルポート・レジスタとして
説明したが、これらのレジスタはデュアルポートＲＡＭ
で置き換えることができ、その場合、２つのパラレルデ
ータ入出力ポートを有する汎用のデュアルポートＲＡＭ
（ＩＣ）を用いることができる。あるいは、第１図にお
ける２重バッファとしてのレジスタＲ６，Ｒ，′　と、
デュアルポート・レジスタＲ１〜Ｒｎ、ゲートＧ　ａ１
〜Ｇ　ａ　ｎ　。

Ｇｂ、〜Ｇｂｎおよび調停回路４もしくはこれにアドレ
スデコーダ５ａ、５ｂを加えたものを、汎用デュアルポ
ートＲＡＭとして製品化することも可能である。

以上説明したように、この実施例では、２つのマイクロ
コンピュータとこれらに共通のデュアルポート・レジス
タ（もしくはＲＡＭ）を有するシステムにおいて、双方
向読出し書込みが可能なデュアルポート・レジスタの１
つを一方のマイクロコンピュータの側のみからしか書込
みが行なえない２重バッファとし、この２重バッファに
対していずれの側のマイクロコンピュータが先に書込み
を行なったか判定し、上記デュアルポート・レジスタを
他方のマイクロコンピュータから切り離す信号を形成す
る調停回路を設けてなるので、最初に書込みを行なう２
重バッファ構造のレジスタは一方の側からしか書込みが
行なえないとともに、他のデュアルポート・レジスタは
後から書込みに行ったマイクロコンピュータと切り離さ
れるという作用により、データの競合を生じることなく
デュアルポート・レジスタに対する書込みが行なえ、こ
れによって２つのマイクロコンピュータ間の高速のパラ
レル通信が可能になるという効果がある。

また、上記調停回路には、上記双方向記憶手段に対する
書込みを行なう権利がいずれの中央処理装置にあるか指
示するフラグを設けてなるので、一方のマイクロコンピ
ュータが書込み中であることを他方のマイクロコンピュ
ータが知ることができるという作用により、データの競
合を避けるためのソフトウェアのオーバーヘッドが減少
される。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、上記実施例では
２つのマイクロコンピュータの一方をマスクとし、他方
をスレーブとしたシステムについて説明したが２つのマ
イクロコンピュータが互いに対等の関係にあるシステム
についても適用できることは勿論である。

また、上記実施例では、２つのマイクロコンピュータを
有するシステムについて説明したが、３つ以上のマイク
ロコンピュータを有するシステムにも適用することがで
きる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である２つのマイクロコン
ピュータ間のパラレル通信方式に適用したものについて
説明したが、この発明はそれに限定されるものでなく、
デュアルポートＲＡＭを有するシステム一般に利用する
ことができる。

［効果］ １５一 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。

すなわち、２以上のマイクロコンピュータもしくはマイ
クロプロセッサを有するシステムにおいて、デュアルポ
ートＲＡＭ　（もしくはレジスタ）を用いて各マイクロ
コンピュータ間で高速にしかもデータの競合を生じるこ
となくデータ通信を行なうことができるというものであ
る。

【図面の簡単な説明】

第１図は本発明に係る２つのマイクロコンピュータを有
するデータ処理システムの一実施例を示すブロック図、 第２図は本発明に係る２つのマイクロコンピュータを有
するデータ処理システムの他の実施例を示すブロック図
、 第３図は本発明に先立って検討したデュアルポートＲＡ
Ｍを用いたシステムの一般的な構成例を示すブロック図
である。 １ａ・・・・マスク側マイクロコンピュータ、１ｂ・・
・・スレーブ側マイクロコンピュータ、３ａ。 ３ｂ、１３・・・・データバス、４・・・・調停回路。 ５ａ、５ｂ、１７・・・・アドレスデコーダ、２０・・
・・シングルチップマイクロコンピュータ、２１・・・
・デュアルポート・レジスタ回路。

Claims (1)

1. 【特許請求の範囲】 １、２以上の中央処理装置と、それらに共通の双方向記
   憶手段とからなるデータ処理システムであって、上記双
   方向記憶手段は、上記各中央処理装置と接続、離反可能
   に構成され先頭位置には一方の側からのみ書込み可能な
   １組のレジスタからなる２重バッファが設けられている
   とともに、上記２重バッファに対していずれの中央処理
   装置から最も早く書込みがあったかを判定し、それ以外
   の中央処理装置と双方向記憶手段とを切り離す信号を形
   成する調停回路が設けられてなることを特徴とするデー
   タ処理システム。 ２、上記調停回路には、上記双方向記憶手段に対する書
   込みを行なう権利がいずれの中央処理装置にあるか指示
   するフラグが設けられていることを特徴とする特許請求
   の範囲第１項記載のデータ処理システム。