JPS62183059A - アドレス回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＰＣＭ再生装置に係り、特にＰ　Ｃ、Ｍ再生信
号のアドレス検出保護に用いて好適なティジタル信号処
理回路に関する。

〔従来の技術〕

従来の装置は特開昭５９−２３１７１５号記載のように
再生信号からアドレス信号を検出する際、記録時に付加
したパリティ符号のチェックのみにより検出保護を行な
い、特に再生データの先頭時に正しいアドレスが検出で
きなかった場合のアドレス保護については配慮がなされ
ていなかった。

〔発明が解決しようとする問題点〕

上記従来技術は再生信号の先頭でのアドレス検出につい
て起磁されておらず、先頭アドレスを検出するまでの間
アドレス保護ができないことと、アドレスの誤検出によ
るエリアずれ等により、正しいデータの取り込みができ
ない、あるいはメモリー上誤り訂正後のデータＹ：′４
き換えてしまうという問題がありだ。

本発明の目的は先頭時のアドレス検出を正確に行なうと
ともに、アドレス検出ができなかった場合でもエリアず
れおよび誤り訂正後のデータを書き換えるという誤動作
を抑え、かつ誤り訂正能力を最大限活かすアドレス保護
回路を提供することにある。

〔問題点を解決するだめの手段〕

上記目的はアドレス検出条件としてパリティチェック以
外に訂正用アドレス再生信号から検出されたブロックア
ドレスとの比較を行なうことにより、検出アドレスが訂
正用アドレスに対して先行しているという条件を加え、
さらに検出されたアドレス値の連続性等の諸条件を付加
してアドレス検出条件を強化すると°ともに先頭判別回
路を設は先頭時での判別条件をより最適化したアルゴリ
ズムに切換えて検出し、かつ検出できない場合はメモリ
ーに書き込むデータを固定値に置換することにより達成
される。

〔作用〕

本発明ではアドレス検出の際、訂正アドレスとの比較を
行なうため、アドレスの誤検出により訂正後のデータな
薔き換えてしまうことはない。また、先頭時にアドレス
検出ができな（ても訂正符号により必ず誤り検出が施さ
れるため特に問題はな（エリアずれ寺の誤動作を抑える
。

〔実施例〕

以下、本発明の一実施例を第１図および第２図により説
明する。第１図は回転ヘッドを用いたＰＣＭ再生装置の
回路ブロック図であり、第２図は記録時に生成されるデ
ータ信号の構成を示した記録信号フォーマットである。

第２図において２は記録テープであり、２Ａは回転ヘッ
ドがテープに接触する９０°の間に記録される１トラツ
クの信号である。この１トラツクの構成は、記録する信
号をｐｃＭ領域とサブコード領域（ＳＵＢ−１，５ＵＢ
−２）とに分割し、トラッキングサーボのための信号Ａ
ＴＦ１．ＡＴＦ２とからなる。さらにＰＣＭ領域は１２
８個のブａｙり、ＳＵＢ　１．５ＵＢ２はそれぞれ８個
のブロックからなる。１ブａツクの構成は（ｂｌで示し
たように同期信号Ｓ１ワード。

情報コードＩＤ１ワード、ブロックアドレスＢＡ１ワー
ド、パリティコードＰ１ワードとデータ九〜Ｆ、１！＋
２ワードの全部で５６ワードからなる。ここでＩＤコー
ドはサンプリング周波数や量子化ビット数、テープ速度
等記録時のモードを再生時に再現するために設げられた
情報コードである。ブロックアドレスＢＡは各ブロック
にそれぞれ割当てられたアドレス信号であり、ｐ　ＣＭ
　領域では”０〜７Ｆａ％５ＵＢ１領域テハ’８０〜８
７’、　５ＵＢ２領域では“８８〜８Ｆ”のように割当
て、最上位のビットは１０°でＰ　ＣＭ　ＩＤ域、１１
ｍでサブコード領域となる。また、パリティコードＰは
前記したＩ　Ｄ。

ＢＡの２ワードの各ビットを法２の７Ｊ＋１算を行なう
ことにより生成する単純パリティコードである。

データ九〜も、は記録時に入力されたＰＣＭ信号または
誤り訂正用の符号から構成されている。このように記録
された信号を再生する本夷瀘例の構成および動作を次に
説明する。

第１図１は磁気ヘッドが取付けられた回転シリンダ、２
は磁気テープ、２２は再生アンプ、２１は回転系、テー
プ速行系およびトラッキング用のサーボ回路、１０は再
生系の各回路を動作させるのに必要なタイミングを生成
する回路、２３は発撮器である。磁気テープから読み出
された再生信号は、同期回路３において同期信号の検出
および欠落時の保護等によってワード単位の同期をとる
とともに讐復調回路４により復調する。この復調データ
から。

記録時に付加したパリティをパリティチェック回路５で
チェックし、アドレスラッチ回路６およびＩＤコードラ
ッチ回路７でブロックアドレスとＩＤコードとをラッチ
する。ラッチしたＩＤコードはさらにＩＤコード検出回
路８でその信頼性ンチェックし、現在の再生モードたと
えばサンプリング周波数やテープ速度等のモードを判別
して必要タイミングを変化させる。

また、パリティチェックの結果は検出した同期信号およ
び、ブロックアドレスの信頼性を評価する１要因として
同期信号の検出保護に用いるとともにアドレス回路９に
おけるブロックアドレス検出保護の際の１９に件とする
。さらに取込んだブロックアドレスＢＡは後述する誤り
検出訂正処理用のメモリーアクセスアドレスＣＡと大小
比較することにより、アドレスの誤検出によってメモリ
ー上訂正後のデータを書き換えることのない僚制御する
。またデータの先頭時がドロップアウト等により欠落し
た場合には誤り検出訂正処理におけるｍｑ出、誤訂正の
発生確率を抑えるためにメモリーに曹き込むデータをセ
ットする（　ｐＲ５ＥＴ出力）このようにアドレス回路
９で構出保護したブロックアドレスを再生アドレス生成
回路１７でメモリーに沓さ込むアドレスを生成し、復調
データとともにインターフェース１１．１６’ｚ’介し
てメモリー１２（たとえばＲＡＭ）に薔き込む。メモリ
ー［告ぎ込まれたデータは矢に訂正アドレス生成回路１
８によって読み出され、訂正回路１３で誤りの構出訂正
および袖間な行なって再びメモリーに書き込み、出力ア
ドレス生成回路１９によって訂正後のデータを読み出し
てＤ／Ａ変換回路１４によりアナログ信号に変換して出
力する。

本発明によるアドレス回路の一実施例を第３図に示す。

図中第１図と同一符号は同−機能を有する同一内容であ
る。また、９４はオフセット１＋１とラッチしたアドレ
スデータとを制御信号ＡＴＦによって切換える回路、９
５は再生データのエリアを決めるエリアカウンタ、９６
はそのデコーダであるエリア生成回路、９７はデータエ
リア時のみ動作するアドレスカウンタ、９３はデータの
先頭ヲ判別する（Ｅ信号）先頭フラグ処理回路、９２は
ラッチしたブロックアドレスが既にラッチされた１１１
アドレスと連続であるかどうかを判別する（Ｃ信号）連
続チェック回路、９１はラッチしたブロックアドレスが
前述した訂正用アドレスに対して先行しているかどうか
を判別する（Ｂ信号）とともに、所定の値に対する大小
を比較する（Ａ信号）アドレス比較回路、９８は別記出
力Ａ　、　Ｂ　、　Ｃ、Ｅ’Ｊ６よびパリティ結果ＣＤ
ｍ号）により、ラッチしたブロックアドレスをアドレス
カウンタ９７にロードするが、またはカウントアツプす
るかを制御する（ＬＤ倍信号とともに先頭時のデータ欠
落を判別し、メモリーに書き込むデータを固定値にセッ
トする（ＰＲ５ＥＴ信号）判別回路である。

この判別回路の処理アルゴリズムの一例１１図のフロー
チャートで示す。図中Ａ−Ｅは第３図で示した各回路ブ
ロックの出力に対応する。本実施例ではエリア外の時は
第４図９６１で示した憬に先頭フラグ回路Ｓよびアドレ
スカウンタを初期セットしておき、アドレス検出の動作
は行なわない１エリア内における先頭時のアドレス検出
アルゴリズムはまず最初にパリティをチェックし、次に
ラッチしたアドレスが先頭付近の匝かどうかを判別する
ためたとえば１５以下かどうかをチェックする１５以下
でない場合は先憾１が欠落している場合の復帰を考慮し
て４．ペチェックを行なう。最住に検出アドレスＢＡが
訂正用アドレスＣＡＶＣ先行しているかどうか（ＢＡ≧
ＣＡ）を判別し、以上の条件すなわちり、Ｅ、Ａ、Ｂま
たはＩ）、Ｅ、Ｃ，Ｂを満たす場合にはじめて先頭フラ
グを解除してアドレスカウンタ９７に検出アドレス’４
ｏ−ドする。それ以外のとぎは書き込みデータをセット
し、アドレスカウンタをカウントアツプしてメモリーに
セットしたデータを書き込む。先頭以外のとぎは先頭フ
ラグによりアドレス検出の条件判別アルゴリズムを以下
のように切換える。すなわちパリティチェック、連続チ
ェック、およびＢＡ≧ＣＡが全てＯＫのとき（Ｄ、Ｅ、
Ｃ，Ｂ　）　検出アドレスをアドレスカウンターにロー
ドする。それ以外のときはカウントアツプによる検出ア
ドレスの保護を行なう。以上ロードの判別アルゴリズム
は次式により実現する。

Ｌ　＝　Ｄ＠Ｅ−Ａ＠Ｈ−１−Ｄ＠Ｅ−Ｃ−Ｂ　−１−
Ｄ−Ｅ・Ｃ＠Ｂ　　−１１１またデータのセット信ｇｐ
Ｒ５ＥＴはエリア内でかつ先頭フラグが立っている時の
み出力する、以上の処理により、本実施例によるアドレ
ス回路は先頭時にデータが欠落しても誤動作を起こすこ
となくアドレスの検出および保護を行なうことができる
。

次にこのアドレス回路のアドレス検出、保護の具体的な
動作を第５図により説明する。図中ｆＩＪ２図と同一符
号は同一内容であることを示す。再生データは図中（３
）に示したように間欠形でありエリアカウンタ９５は、
再生データから検出されるＡＴＦ信号により補正しく２
１に示すように実データの各エリアに対して若干広いエ
リア信号を出力する。

このエリア信号の立下がり変化点により先頭フラグ処理
回路をセットし、判別回路の入力Ａ−Ｈにより第４図で
示した先頭時の検出条件によって先頭アドレスを検出す
る。このときアドレスカウンタ９７およびエリアカウン
タ９５に検出した先頭アドレスなロードするとともに先
頭フラグを解除する。

先頭フラグが解除された後は判別回路の検出条件を切換
えてアドレス検出を行ない、各カウンタにロードする。

判別回路により検出されたアドレスをカウンタにロード
する信号が図中（５）であり、これは検出したアドレス
が全て正しいと判断された場合の出力である。久に再生
データの先頭時がドロップアウト等により欠落し、正し
いアドレスが検出されない場合の動作を第６図により説
明する。

（２）は再生データ欠落の状態を示し、このとき正しい
アドレスは検出されないためカウンターへのロードはか
からず、エリアイ、ｉｇ＋１１の立下がり変化点でセッ
トした先頭フラグは、再生データが復帰し、正しいアド
レスを検出してカウンタにロードする几点まで解除しな
い。すなわち（５）で示した株にエリア範囲内でかつ先
頭フラグが豆っている間ではメモリーに書き込むデータ
は誤り構出訂正処理の際に誤槻出、誤訂正の発生確率を
下げるために固定値にセットする。このときのアドレス
カウンタはエリア外でクリアーをかけてから、几でロー
ドがかかるまで順次カウントアツプしてブロックアドレ
スを生成する。

また、４点で示したように途中検出したブロックアドレ
スが判別回路により誤っていると判断した場合はロード
信号は出力せず、この間アドレスカウンタおよびエリア
カウンタはカウントアツプによる保護を行なう。以上ア
ドレスカウンタの動作はこの場合図中（６）で示したα
νｃｔｈｐ１間はエリア外としてクリアーされ、判別回
路によって正しいアドレスを検出したｔ＋９ｔノ間はロ
ードし、誤ったアドレスを検出したｂｔｃＬ＞ｆ＋Ｌｓ
ｋの間はカウントアツプによる検出アドレスの保護を行
なうことでエリアずれの問題を解決し、誤り訂正符号の
ＮＱ力を最大限活かすとともに訂正後のデータを書き換
えることがない様？ｆｆ１］御している。

第７図は本発明によるアドレス回路を動作させるための
各クロックのタイミング例を示したタイミングチャート
である。図中Ｉ　Ｄ　Ｃｆ　ｔ　Ａ　Ｄ　ＲＣＫはＩＤ
コードおよびブロックアドレスのラッチタイミング、Ｐ
ＴＣＫはパリティチェックの演算を行なうクロックタイ
ミングであり、図中第１図〜第３図に示した符号と（ロ
）−符号は同−機能を有する同一内容を表わすものであ
る。

まず同期回路３により再生信号（１）から同期信号を検
出ν保護し、この同期信号（２１により各ワード単位で
同期をかけるとともに復調し、（４）〜（６１で示した
タイミングクロックを生成する。このＡＤＨＣＫにより
ブロックアドレスＢＡは（９）に示す様にラッチされ、
パリティは点Ｐ。以降演、ｎＭ来がホールドされる。そ
してラッチしたブロックアドレスたとえば図中（９１の
Ａ、ｆ判別回路で条件判別し、（８）で示したＰＣＫ２
のタイミングでアドレスカウンタをロードあるいはカウ
ントアツプして保護アドレスＡＣを生成する。

第８図は本発明によるアドレス比較回路、連続チェック
回路、先頭フラグ処理回路、判別回路およびデータセッ
ト回路の一実施例を示した回路図である。図中、入出力
信号名が第１図〜第７図と同一のものについては同−内
容であり、ＳＡはサブコードのエリアを示す入力信号、
ＡＣ５はたとえばランダムアクセス等特殊再生モードを
示す入力信号である。また９１１は比較回路、９２２は
加算回路、９２１　ｔ　９！１１　ｔ　９８６はＤ−フ
リツプフロツプ回路、それ以外はゲート回路である。こ
こでアドレス比較回路は９１１〜９１６で構成し、連続
チェック回路は９２１〜９２５、先頭フラグ回路は９３
１ツ９５２、判別回路は９８１〜９８６、データセット
回路は９０２Ｔ９０３で構成する。アドレス比較回路に
おいてコンパレータ９１１の出力ＢはＢＡ８ビットとＣ
ＡＢビットのアドレスを比較し、ＣＡ≦ＢＡのときＨレ
ベルを出力する。またＢＡの上位１ビツトはＰＣＭエリ
ア時はｍＬｗレベル、それ以外のときは１Ｈ″レベルの
信号であり、ゲート９１２は下位４ビツトをフリーにし
ているためＰＣＭエリアおよびサブコードエリアともに
ＢＡ≦１５のときのみＨレベルを出力する。さらにゲー
ト９１３〜９１６によりＰＣＭエリアのときのみを抽出
する。連続チェック回路ではＢＡＤＲをＤ−フリツプフ
ロツプ回路９２１でラッチして１ブロック分遅延させ、
その反転出力とＢＡを加算することにより、連続したア
ドレスのときは加算値が下位８ビツトが全てφになりキ
ャリーアウトＱはＩＨルベルになるため、ゲー−ト９２
５出力はＬレベルとなる。さらにゲート９２６によつ連
続チェックはＰＣＭエリアのとぎのみ抽出し、サブコー
ドエリアのとぎは出力ＣをａＨルベル固定にする。先唄
フラグ回路では、ＡＲＥＡ信号によりＤ−７９７１７０
７１回路９６１をリセットすることでエリア以外のとき
はＥ出力ｋ　”Ｈルベル固定にして２さ、エリア時で判
別回路のＬＤ倍信号出力されたときすなわち最初にアド
レスを検出したとぎにＥ出力をＩＬｌレベルに変化させ
ろ。以下次にエリア信号ＡＲＥＡでリセットがかかるま
でＥ出力は変化しない。

ゲート９８１〜９８５は前述した判別回路のアルゴリズ
ム、すなわち論理式（１１を実現する論理回路であり、
判別結果をＤ−７リツプフロツプ回路９８６でラッチす
る。ただし本実施例では入力ＡＣ５およびゲート９８４
によりたとえばランダムアクセス等の特殊再生時にはア
ドレスの検出条件を緩和してたとえばパリティおよびＢ
Ａ≧ＣＡのみ成立すれば取り込むようアルゴリズムを切
換えるものである。またデータセット回路ではエリア時
ＬＤ信号が出力されるまでの間ｐＲＳＥＴ信号を出力す
る。ただしゲート９０２によりＡＣ５信号入力時はエリ
アによる条件は解除される。

〔発明の効果〕

本発明によればデータ先頭時のアドレス検出および検出
できないときの保護をより正確に行なうため、アドレス
の誤検出によるエリアずれを抑制し、誤り訂正符号の能
力を最大限活かすことができるので、より忠実なｐ　Ｃ
Ｍ信号の再生を実現させる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の回路ブロック図、第２図は
記録イぎ号のデータフォーマット図、第６図は本発明に
よるアドレス回路の一実施例の回路ブロック図、第４図
は本発明によるアドレス回路のアドレス構出アルゴリズ
ムを示゛すフローチャート、第５図と第６図は不発明に
よるアドレス回路の！４Ｉノ作侃明図、第７図は本発明
によるアドレス回路を動作させるタイミング図、第８図
は本発明によるアドレス回路の一実施例の回路図である
。 ９・・・アドレス回路　　６・・・アドレスラッチ回路
５・・・パリティチェック回路 ９１・・・アドレス比較回路９２・・・運ｄチェック回
路９３・・・先頭フラグ処理回路 ９８・・・判別回路　　　　９５・・・エリアカウンタ
あ　　Ｚ　記 ２ハ （ａ）　トラッフフオーマアド ワＡ （シ）フ゛ロｙ７フイーマ、ト 第　４　口 箋　５　詔 第　は ”謝：？’ｑ　　　　”　　　”　　　　　ｄ−”　　
　　ｉ’Ｊｋ、ｉｉ　　　　Ｊ！。

Claims (1)

1. 【特許請求の範囲】 １、データをブロック単位に分割すると共に、各ブロッ
   クごとにブロック同期信号とブロックアドレスコードお
   よびこのブロックアドレスコードの誤りを検出するパリ
   ティコードを付加し、複数ブロック単位で記録されたデ
   ータの再生時に再生信号よりブロックアドレスを生成す
   るアドレス回路において、再生データが入力されるべき
   所定の領域を生成する回路と、再生信号から検出された
   ブロックアドレス信号を入力とするカウンタと、該領域
   内で第１番めにブロックアドレスを検出して該カウンタ
   へロードを行なった状態を検出する先頭フラグ処理回路
   と、該先頭フラグと上記パリティのチェックを行なうパ
   リティチェック回路の出力を含む各種フラグ信号を入力
   とし、上記カウンタのロードまたはカウントアップを制
   御する信号を出力する判別回路とを設け、該判別回路は
   上記先頭フラグ処理回路の出力により再生信号から第１
   番めにブロックアドレスを検出する論理条件と第２番め
   以降にブロックアドレスを検出する論理条件とを切り換
   えて上記カウンタへ検出したブロックアドレスをロード
   することを特徴とするアドレス回路。 ２、データをブロック単位に分割すると共に、各ブロッ
   クごとにブロック同期信号とブロックアドレスコードお
   よびこのブロックアドレスコードの誤りを検出するパリ
   ティコードを付加し、複数ブロック単位で記録されたデ
   ータの再生時に再生信号よりブロックアドレスを生成す
   るアドレス回路において、再生データが入力されるべき
   特定の領域を生成する回路と、再生信号から検出された
   ブロックアドレス信号を入力とするカウンタと、該領域
   内で第１番めにブロックアドレスを検出して該カウンタ
   へロードを行なった状態を検出する先頭フラグ処理回路
   と、該先頭フラグと上記パリティのチェックを行なうパ
   リティチェック回路の出力を含む各種フラグ信号を入力
   とし、上記カウンタのロードまたはカウントアップを制
   御する信号を出力する判別回路とを設け、該判別回路は
   上記先頭フラグ処理回路の出力により上記領域内でかつ
   第１番めにブロックアドレスが検出されるまでの間、メ
   モリーに書き込む再生データを固定値に置換する信号を
   出力し、該出力によりデータを固定値に変換してメモリ
   ーに書き込むことを特徴とするアドレス回路。 ３、前記特許請求の範囲第１項または第２項においてさ
   らに再生信号から取り込んだブロックアドレスとデータ
   の誤り訂正処理のためにメモリーをアクセスするアドレ
   スまたは固定値とを比較するアドレス比較回路を設け、
   該比較回路の出力を１つのフラグ信号として上記判別回
   路の入力とすることを特徴とするアドレス回路。 ４、前記特許請求の範囲第３項においてさらに、再生信
   号から取り込んだブロックアドレスが既に取り込まれて
   いるブロックアドレスに対して連続となるかどうかを検
   出する連続チェック回路を設け、該連続チェック回路の
   出力を他の１つのフラグ信号として上記判別回路の入力
   とすることを特徴とするアドレス回路。