JPH0690850B2 - アドレス回路 - Google Patents
アドレス回路Info
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- JPH0690850B2 JPH0690850B2 JP2371486A JP2371486A JPH0690850B2 JP H0690850 B2 JPH0690850 B2 JP H0690850B2 JP 2371486 A JP2371486 A JP 2371486A JP 2371486 A JP2371486 A JP 2371486A JP H0690850 B2 JPH0690850 B2 JP H0690850B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はPCM再生装置に係り、特にPCM再生信号のアドレ
ス検出保護に用いて好適なディジタル信号処理回路に関
する。
ス検出保護に用いて好適なディジタル信号処理回路に関
する。
従来の装置は特開昭59−231713号記載のように再生信号
からアドレス信号を検出する際、記録時に付加したパリ
ティ符号のチェックのみにより検出保護を行ない、特に
再生データの先頭時に正しいアドレスが検出できなかっ
た場合のアドレス保護については配慮がなされていなか
った。
からアドレス信号を検出する際、記録時に付加したパリ
ティ符号のチェックのみにより検出保護を行ない、特に
再生データの先頭時に正しいアドレスが検出できなかっ
た場合のアドレス保護については配慮がなされていなか
った。
上記従来技術は再生信号の先頭でのアドレス検出につい
て配慮されておらず、先頭アドレスを検出するまでの間
アドレス保護ができないことと、アドレスの誤検出によ
るエリアずれ等により、正しいデータの取り込みができ
ない、あるいはメモリー上誤り訂正後のデータを書き換
えてしまうという問題があった。
て配慮されておらず、先頭アドレスを検出するまでの間
アドレス保護ができないことと、アドレスの誤検出によ
るエリアずれ等により、正しいデータの取り込みができ
ない、あるいはメモリー上誤り訂正後のデータを書き換
えてしまうという問題があった。
本発明の目的は先頭時のアドレス検出を正確に行なうと
ともに、アドレス検出ができなかった場合でもエリアず
れおよび誤り訂正後のデータを書き換えるという誤動作
を抑え、かつ誤り訂正能力を最大限活かすアドレス保護
回路を提供することにある。
ともに、アドレス検出ができなかった場合でもエリアず
れおよび誤り訂正後のデータを書き換えるという誤動作
を抑え、かつ誤り訂正能力を最大限活かすアドレス保護
回路を提供することにある。
上記目的はアドレス検出条件としてパリティチェック以
外に訂正用アドレス再生信号から検出されたブロックア
ドレスとの比較を行なうことにより、検出アドレスが訂
正用アドレスに対して先行しているという条件を加え、
さらに検出されたアドレス値の連続性等の諸条件を付加
してアドレス検出条件を強化するとともに先頭判別回路
を設け、先頭時での判別条件をより最適化したアルゴリ
ズムに切換えて検出し、かつ検出できない場合はメモリ
ーに書き込むデータを固定値に置換することにより達成
される。
外に訂正用アドレス再生信号から検出されたブロックア
ドレスとの比較を行なうことにより、検出アドレスが訂
正用アドレスに対して先行しているという条件を加え、
さらに検出されたアドレス値の連続性等の諸条件を付加
してアドレス検出条件を強化するとともに先頭判別回路
を設け、先頭時での判別条件をより最適化したアルゴリ
ズムに切換えて検出し、かつ検出できない場合はメモリ
ーに書き込むデータを固定値に置換することにより達成
される。
本発明ではアドレス検出の際、訂正アドレスとの比較を
行なうため、アドレスの誤検出により訂正後のデータを
書き換えてしまうことはない。また、先頭時にアドレス
検出できなくても訂正符号により必ず誤り検出が施され
るため特に問題はなくエリアずれ等の誤動作を抑える。
行なうため、アドレスの誤検出により訂正後のデータを
書き換えてしまうことはない。また、先頭時にアドレス
検出できなくても訂正符号により必ず誤り検出が施され
るため特に問題はなくエリアずれ等の誤動作を抑える。
以下、本発明の一実施例を第１図および第２図により説
明する。第１図は回転ヘッドを用いたPCM再生装置の回
路ブロック図であり、第２図は記録時に生成されるデー
タ信号の構成を示した記録信号フォーマットである。第
２図において２は記録テープであり、2Aは回転ヘッドが
テープに接触する90゜の間に記録される１トラックの信
号である。この１トラックの構成は、記録する信号をPC
M領域とサブコード領域（SUB−1,SUB−２）とに分割
し、トラッキングサーボのための信号ATF1,ATF2とから
なる。さらにPCM領域は128個のブロック、SUB1,SUB2は
それぞれ８個のブロックからなる。１ブロックの構成は
（ｂ）で示したように同期信号S1ワード，情報コードID
1ワード，ブロックアドレスBA1ワード，パリティコード
P1ワードとデータW0〜W3132ワードの全部で36ワードか
らなる。ここでIDコードはサンプリング周波数や量子化
ビット数、テープ速度等記録時のモードを再生時に再現
するために設けられた情報コードである。ブロックアド
レスBAは各ブロックにそれぞれ割当てられたアドレス信
号であり、PCM領域では“０〜7F"、SUB1領域では“80〜
87"、SUB2領域では“88〜8F"のように割当て、最上位の
ビットは“0"でPCM領域、“1"でサブコード領域とな
る。また、パリティコードＰは前記したID,BAの２ワー
ドの各ビットを法２の加算を行なうことにより生成する
単純パリティコードである。データW0〜W31は記録時に
入力されたPCM信号または誤り訂正用の符号から構成さ
れている。このように記録された信号を再生する本実施
例の構成および動作を次に説明する。
明する。第１図は回転ヘッドを用いたPCM再生装置の回
路ブロック図であり、第２図は記録時に生成されるデー
タ信号の構成を示した記録信号フォーマットである。第
２図において２は記録テープであり、2Aは回転ヘッドが
テープに接触する90゜の間に記録される１トラックの信
号である。この１トラックの構成は、記録する信号をPC
M領域とサブコード領域（SUB−1,SUB−２）とに分割
し、トラッキングサーボのための信号ATF1,ATF2とから
なる。さらにPCM領域は128個のブロック、SUB1,SUB2は
それぞれ８個のブロックからなる。１ブロックの構成は
（ｂ）で示したように同期信号S1ワード，情報コードID
1ワード，ブロックアドレスBA1ワード，パリティコード
P1ワードとデータW0〜W3132ワードの全部で36ワードか
らなる。ここでIDコードはサンプリング周波数や量子化
ビット数、テープ速度等記録時のモードを再生時に再現
するために設けられた情報コードである。ブロックアド
レスBAは各ブロックにそれぞれ割当てられたアドレス信
号であり、PCM領域では“０〜7F"、SUB1領域では“80〜
87"、SUB2領域では“88〜8F"のように割当て、最上位の
ビットは“0"でPCM領域、“1"でサブコード領域とな
る。また、パリティコードＰは前記したID,BAの２ワー
ドの各ビットを法２の加算を行なうことにより生成する
単純パリティコードである。データW0〜W31は記録時に
入力されたPCM信号または誤り訂正用の符号から構成さ
れている。このように記録された信号を再生する本実施
例の構成および動作を次に説明する。
第１図１は磁気ヘッドが取付けられた回転シリンダ、２
は磁気テープ、22は再生アンプ、21は回転系、テープ速
行系およびトラッキング用のサーボ回路、10は再生系の
各回路を動作させるのに必要なタイミングを生成する回
路、23は発振器である。磁気テープから読み出された再
生信号は、同期回路３において同期信号の検出および欠
落時の保護等によってワード単位の同期をとるととも
に、復調回路４により復調する。この復調データから記
録時に付加したパリティをパリティチェック回路５でチ
ェックし、アドレスラッチ回路６およびIDコードラッチ
回路７でブロックアドレスとIDコードとをラッチする。
ラッチしたIDコードはさらにIDコード検出回路８でその
信頼性をチェックし、現在の再生モードたとえばサンプ
リング周波数やテープ速度等のモードを判別して必要タ
イミングを変化させる。
は磁気テープ、22は再生アンプ、21は回転系、テープ速
行系およびトラッキング用のサーボ回路、10は再生系の
各回路を動作させるのに必要なタイミングを生成する回
路、23は発振器である。磁気テープから読み出された再
生信号は、同期回路３において同期信号の検出および欠
落時の保護等によってワード単位の同期をとるととも
に、復調回路４により復調する。この復調データから記
録時に付加したパリティをパリティチェック回路５でチ
ェックし、アドレスラッチ回路６およびIDコードラッチ
回路７でブロックアドレスとIDコードとをラッチする。
ラッチしたIDコードはさらにIDコード検出回路８でその
信頼性をチェックし、現在の再生モードたとえばサンプ
リング周波数やテープ速度等のモードを判別して必要タ
イミングを変化させる。
また、パリティチェックの結果は検出した同期信号およ
び、ブロックアドレスの信頼性を評価する１要因として
同期信号の検出保護に用いるとともにアドレス回路９に
おけるブロックアドレス検出保護の際の１条件とする。
さらに取込んだブロックアドレスBAは後述する誤り検出
訂正処理用のメモリーアクセスアドレスCAと大小比較す
ることにより、アドレスの誤検出によってメモリー上訂
正後のデータを書き換えることのない様制御する。また
データの先頭時がドロップアウト等により欠落した場合
には誤り検出訂正処理における誤検出，誤訂正の発生確
率を抑えるためにメモリーに書き込むデータをセットす
る（PRSET出力）このようにアドレス回路９で検出保護
したブロックアドレスを再生アドレス生成回路17でメモ
リーに書き込むアドレスを生成し、復調データとともに
インターフェース11,16を介してメモリー12（たとえばR
AM）に書き込む。メモリーに書き込まれたデータは次に
訂正アドレス生成回路18によって読み出され、訂正回路
13で誤りの検出訂正および補間を行なって再びメモリー
に書き込み、出力アドレス生成回路19によって訂正後の
データを読み出してD/A変換回路14によりアナログ信号
に変換して出力する。
び、ブロックアドレスの信頼性を評価する１要因として
同期信号の検出保護に用いるとともにアドレス回路９に
おけるブロックアドレス検出保護の際の１条件とする。
さらに取込んだブロックアドレスBAは後述する誤り検出
訂正処理用のメモリーアクセスアドレスCAと大小比較す
ることにより、アドレスの誤検出によってメモリー上訂
正後のデータを書き換えることのない様制御する。また
データの先頭時がドロップアウト等により欠落した場合
には誤り検出訂正処理における誤検出，誤訂正の発生確
率を抑えるためにメモリーに書き込むデータをセットす
る（PRSET出力）このようにアドレス回路９で検出保護
したブロックアドレスを再生アドレス生成回路17でメモ
リーに書き込むアドレスを生成し、復調データとともに
インターフェース11,16を介してメモリー12（たとえばR
AM）に書き込む。メモリーに書き込まれたデータは次に
訂正アドレス生成回路18によって読み出され、訂正回路
13で誤りの検出訂正および補間を行なって再びメモリー
に書き込み、出力アドレス生成回路19によって訂正後の
データを読み出してD/A変換回路14によりアナログ信号
に変換して出力する。
本発明によるアドレス回路の一実施例を第３図に示す。
図中第１図と同一符号は同一機能を有する同一内容であ
る。また、94はオフセット値とラッチしたアドレスデー
タとを制御信号ATFによって切換える回路、95は再生デ
ータのエリアを決めるエリアカウンタ、96はそのデコー
ダであるエリア生成回路、97はデータエリア時のみ動作
するアドレスカウンタ、93はデータの先頭を判別する
（Ｅ信号）先頭フラグ処理回路、92はラッチしたブロッ
クアドレスが既にラッチされた前アドレスと連続である
かどうかを判別する（Ｃ信号）連続チェック回路、91は
ラッチしたブロックアドレスが前述した訂正用アドレス
に対して先行しているかどうかを判別する（Ｂ信号）と
ともに、所定の値に対する大小を比較する（Ａ信号）ア
ドレス比較回路、98は前記出力A,B,C,Eおよびパリティ
結果（Ｄ信号）により、ラッチしたブロックアドレスを
アドレスカウンタ97にロードするか、またはカウントア
ップするかを制御する（LD信号）とともに先頭時のデー
タ欠落を判別し、メモリーに書き込むデータを固定値に
セットする（PRSET信号）判別回路である。
図中第１図と同一符号は同一機能を有する同一内容であ
る。また、94はオフセット値とラッチしたアドレスデー
タとを制御信号ATFによって切換える回路、95は再生デ
ータのエリアを決めるエリアカウンタ、96はそのデコー
ダであるエリア生成回路、97はデータエリア時のみ動作
するアドレスカウンタ、93はデータの先頭を判別する
（Ｅ信号）先頭フラグ処理回路、92はラッチしたブロッ
クアドレスが既にラッチされた前アドレスと連続である
かどうかを判別する（Ｃ信号）連続チェック回路、91は
ラッチしたブロックアドレスが前述した訂正用アドレス
に対して先行しているかどうかを判別する（Ｂ信号）と
ともに、所定の値に対する大小を比較する（Ａ信号）ア
ドレス比較回路、98は前記出力A,B,C,Eおよびパリティ
結果（Ｄ信号）により、ラッチしたブロックアドレスを
アドレスカウンタ97にロードするか、またはカウントア
ップするかを制御する（LD信号）とともに先頭時のデー
タ欠落を判別し、メモリーに書き込むデータを固定値に
セットする（PRSET信号）判別回路である。
この判別回路の処理アルゴリズムの一例を第４図のフロ
ーチャートで示す。図中Ａ〜Ｅは第３図で示した各回路
ブロックの出力に対応する。本実施例ではエリア外の時
は第４図961で示した様に先頭フラグ回路およびアドレ
スカウンタを初期セットしておき、アドレス検出の動作
は行なわない。エリア内における先頭時のアドレス検出
アルゴリズムはまず最初にパリティをチェックし、次に
ラッチしたアドレスが先頭付近の値かどうかを判別する
ためたとえば15以下かどうかをチェックする15以下でな
い場合は先頭が欠落している場合の復帰を考慮して連続
チェックを行なう。最後に検出アドレスBAが訂正用アド
レスCAに先行しているかどうか（BA≧CA）を判別し、以
上の条件すなわちD.E.A.BまたはD.E.C.Bを満たす場合に
はじめて先頭フラグを解除してアドレスカウンタ97に検
出アドレスをロードする。それ以外のときは書き込みデ
ータをセットし、アドレスカウンタをカウントアップし
てメモリーにセットしたデータを書き込む。先頭以外の
ときは先頭フラグによりアドレス検出の条件判別アルゴ
リズムを以下のように切換える。すなわちパリティチェ
ック，連続チェック、およびBA≧CAが全てOKのとき（D.
.C.B）検出アドレスをアドレスカウンターにロードす
る。それ以外のときはカウントアップによる検出アドレ
スの保護を行なう。以上ロードの判別アルゴリズムは次
式により実現する。
ーチャートで示す。図中Ａ〜Ｅは第３図で示した各回路
ブロックの出力に対応する。本実施例ではエリア外の時
は第４図961で示した様に先頭フラグ回路およびアドレ
スカウンタを初期セットしておき、アドレス検出の動作
は行なわない。エリア内における先頭時のアドレス検出
アルゴリズムはまず最初にパリティをチェックし、次に
ラッチしたアドレスが先頭付近の値かどうかを判別する
ためたとえば15以下かどうかをチェックする15以下でな
い場合は先頭が欠落している場合の復帰を考慮して連続
チェックを行なう。最後に検出アドレスBAが訂正用アド
レスCAに先行しているかどうか（BA≧CA）を判別し、以
上の条件すなわちD.E.A.BまたはD.E.C.Bを満たす場合に
はじめて先頭フラグを解除してアドレスカウンタ97に検
出アドレスをロードする。それ以外のときは書き込みデ
ータをセットし、アドレスカウンタをカウントアップし
てメモリーにセットしたデータを書き込む。先頭以外の
ときは先頭フラグによりアドレス検出の条件判別アルゴ
リズムを以下のように切換える。すなわちパリティチェ
ック，連続チェック、およびBA≧CAが全てOKのとき（D.
.C.B）検出アドレスをアドレスカウンターにロードす
る。それ以外のときはカウントアップによる検出アドレ
スの保護を行なう。以上ロードの判別アルゴリズムは次
式により実現する。
Ｌ＝D.E.A.B＋D.E.C.B＋D..C.B …（１） またデータのセット信号PRSETはエリア内でかつ先頭フ
ラグが立っている時のみ出力する。
ラグが立っている時のみ出力する。
以上の処理により、本実施例によるアドレス回路は先頭
時にデータが欠落しても誤動作を起こすことなくアドレ
スの検出および保護を行なうことができる。
時にデータが欠落しても誤動作を起こすことなくアドレ
スの検出および保護を行なうことができる。
次にこのアドレス回路のアドレス検出，保護の具体的な
動作を第５図により説明する。図中第２図と同一符号は
同一内容であることを示す。再生データは図中（３）に
示したように間欠形でありエリアカウンタ95は、再生デ
ータから検出されるATF信号により補正し（２）に示す
ように実データの各エリアに対して若干広いエリア信号
を出力する。このエリア信号の立下がり変化点により先
頭フラグ処理回路をセットし、判別回路の入力Ａ〜Ｅに
より第４図で示した先頭時の検出条件によって先頭アド
レスを検出する。このときアドレスカウンタ97およびエ
リアカウンタ95に検出した先頭アドレスをロードすると
ともに先頭フラグを解除する先頭フラグが解除された後
は判別回路の検出条件を切換えてアドレス検出を行な
い、各カウンタにロードする。判別回路により検出され
たアドレスをカウンタにロードする信号が図中（５）で
あり、これは検出したアドレスが全て正しいと判断され
た場合の出力である。次に再生データの先頭時がドロッ
プアウト等により欠落し、正しいアドレスが検出されな
い場合の動作を第６図により説明する。（２）は再生デ
ータ欠落の状態を示し、このとき正しいアドレスは検出
されないためカウンターへのロードはかからず、エリア
信号（１）の立下がり変化点でセットした先頭フラグ
は、再生データが復帰し、正しいアドレスを検出してカ
ウンタにロードするP0点まで解除しない。すなわち
（５）で示した様にエリア範囲内でかつ先頭フラグが立
っている間ではメモリーに書き込むデータは誤り検出訂
正処理の際に誤検出，誤訂正の発生確率を下げるために
固定値にセットする。このときのアドレスカウンタはエ
リア外でクリアーをかけてから、P0でロードがかかるま
で順次カウントアップしてブロックアドレスを生成す
る。
動作を第５図により説明する。図中第２図と同一符号は
同一内容であることを示す。再生データは図中（３）に
示したように間欠形でありエリアカウンタ95は、再生デ
ータから検出されるATF信号により補正し（２）に示す
ように実データの各エリアに対して若干広いエリア信号
を出力する。このエリア信号の立下がり変化点により先
頭フラグ処理回路をセットし、判別回路の入力Ａ〜Ｅに
より第４図で示した先頭時の検出条件によって先頭アド
レスを検出する。このときアドレスカウンタ97およびエ
リアカウンタ95に検出した先頭アドレスをロードすると
ともに先頭フラグを解除する先頭フラグが解除された後
は判別回路の検出条件を切換えてアドレス検出を行な
い、各カウンタにロードする。判別回路により検出され
たアドレスをカウンタにロードする信号が図中（５）で
あり、これは検出したアドレスが全て正しいと判断され
た場合の出力である。次に再生データの先頭時がドロッ
プアウト等により欠落し、正しいアドレスが検出されな
い場合の動作を第６図により説明する。（２）は再生デ
ータ欠落の状態を示し、このとき正しいアドレスは検出
されないためカウンターへのロードはかからず、エリア
信号（１）の立下がり変化点でセットした先頭フラグ
は、再生データが復帰し、正しいアドレスを検出してカ
ウンタにロードするP0点まで解除しない。すなわち
（５）で示した様にエリア範囲内でかつ先頭フラグが立
っている間ではメモリーに書き込むデータは誤り検出訂
正処理の際に誤検出，誤訂正の発生確率を下げるために
固定値にセットする。このときのアドレスカウンタはエ
リア外でクリアーをかけてから、P0でロードがかかるま
で順次カウントアップしてブロックアドレスを生成す
る。
また、P1点で示したように途中検出したブロックアドレ
スが判別回路により誤っていると判断した場合はロード
信号は出力せず、この間アドレスカウンタおよびエリア
カウンタはカウントアップによる保護を行なう。以上ア
ドレスカウンタの動作はこの場合図中（６）で示したa,
c,h,l間はエリア外としてクリアーされ、判別回路によ
って正しいアドレスを検出したe,g,j間はロードし、誤
ったアドレスを検出したb,d,f,i,kの間はカウントアッ
プによる検出アドレスの保護を行なうことでエリアずれ
の問題を解決し、誤り訂正符号の能力を最大限活かすと
ともに訂正後のデータを書き換えることがない様制御し
ている。
スが判別回路により誤っていると判断した場合はロード
信号は出力せず、この間アドレスカウンタおよびエリア
カウンタはカウントアップによる保護を行なう。以上ア
ドレスカウンタの動作はこの場合図中（６）で示したa,
c,h,l間はエリア外としてクリアーされ、判別回路によ
って正しいアドレスを検出したe,g,j間はロードし、誤
ったアドレスを検出したb,d,f,i,kの間はカウントアッ
プによる検出アドレスの保護を行なうことでエリアずれ
の問題を解決し、誤り訂正符号の能力を最大限活かすと
ともに訂正後のデータを書き換えることがない様制御し
ている。
第７図は本発明によるアドレス回路を動作させるための
各クロックのタイミング例を示したタイミングチャート
である。図中IDCK,ADRCKはIDコードおよびブロックアド
レスのラッチタイミング、PTCKはパリティチェックの演
算を行なうクロックタイミングであり、図中第１図〜第
３図に示した符号と同一符号は同一機能を有する同一内
容を表わすものである。
各クロックのタイミング例を示したタイミングチャート
である。図中IDCK,ADRCKはIDコードおよびブロックアド
レスのラッチタイミング、PTCKはパリティチェックの演
算を行なうクロックタイミングであり、図中第１図〜第
３図に示した符号と同一符号は同一機能を有する同一内
容を表わすものである。
まず同期回路３により再生信号（１）から同期信号を検
出，保護し、この同期信号（２）により各ワード単位で
同期をかけるとともに復調し、（４）〜（６）で示した
タイミングクロックを生成する。このADRCKによりブロ
ックアドレスBAは（９）に示す様にラッチされ、パリテ
ィは点P0以降演算結果がホールドされる。そしてラッチ
したブロックアドレスたとえば図中（９）のA1を判別回
路で条件判別し、（８）で示したPCK2のタイミングでア
ドレスカウンタをロードあるいはカウントアップして保
護アドレスA1′を生成する。
出，保護し、この同期信号（２）により各ワード単位で
同期をかけるとともに復調し、（４）〜（６）で示した
タイミングクロックを生成する。このADRCKによりブロ
ックアドレスBAは（９）に示す様にラッチされ、パリテ
ィは点P0以降演算結果がホールドされる。そしてラッチ
したブロックアドレスたとえば図中（９）のA1を判別回
路で条件判別し、（８）で示したPCK2のタイミングでア
ドレスカウンタをロードあるいはカウントアップして保
護アドレスA1′を生成する。
第８図は本発明によるアドレス比較回路、連続チェック
回路、先頭フラグ処理回路、判別回路およびデータセッ
ト回路の一実施例を示した回路図である。図中、入出力
信号名が第１図〜第７図と同一のものについては同一内
容であり、SAはサブコードのエリアを示す入力信号、AC
Sはたとえばランダムアクセス等特殊再生モードを示す
入力信号である。また911は比較回路、922は加算回路、
921,931,986はＤ−フリップフロップ回路、それ以外は
ゲート回路である。ここでアドレス比較回路は911〜916
で構成し、連続チェック回路は921〜925、先頭フラグ回
路は931,932、判別回路は981〜986、データセット回路
は902,903で構成する。アドレス比較回路においてコン
パレータ911の出力ＢはBA8ビットとCABビットのアドレ
スを比較し、CA≦BAのときＨレベルを出力する。またBA
の上位１ビットはPCMエリア時は“L"レベル、それ以外
のときは“H"レベルの信号であり、ゲート912は下位４
ビットをフリーにしているためPCMエリアおよびサブコ
ードエリアともにBA≦15のときのみＨレベルを出力す
る。さらにゲート913〜916によりPCMエリアのときのみ
を抽出する。連続チェック回路ではBADRをＤ−フリップ
フロップ回路921でラッチして１ブロック分遅延させ、
その反転出力とBAを加算することにより、連続したアド
レスのときは加算値が下位８ビットが全てφになりキャ
リーアウトC0は“H"レベルになるため、ゲート925出力
はＬレベルとなる。さらにゲート926により連続チェッ
クはPCMエリアのときのみ抽出し、サブコードエリアの
ときは出力Ｃを“H"レベル固定にする。先頭フラグ回路
では、AREA信号によりＤ−フリップフロップ回路931を
リセットすることでエリア以外のときはＥ出力を“H"レ
ベル固定にしておき、エリア時で判別回路の▲▼信
号が出力されたときすなわち最初にアドレスを検出した
ときにＥ出力を“L"レベルに変化させる。以下次にエリ
ア信号AREAでリセットがかかるまでＥ出力は変化しな
い。
回路、先頭フラグ処理回路、判別回路およびデータセッ
ト回路の一実施例を示した回路図である。図中、入出力
信号名が第１図〜第７図と同一のものについては同一内
容であり、SAはサブコードのエリアを示す入力信号、AC
Sはたとえばランダムアクセス等特殊再生モードを示す
入力信号である。また911は比較回路、922は加算回路、
921,931,986はＤ−フリップフロップ回路、それ以外は
ゲート回路である。ここでアドレス比較回路は911〜916
で構成し、連続チェック回路は921〜925、先頭フラグ回
路は931,932、判別回路は981〜986、データセット回路
は902,903で構成する。アドレス比較回路においてコン
パレータ911の出力ＢはBA8ビットとCABビットのアドレ
スを比較し、CA≦BAのときＨレベルを出力する。またBA
の上位１ビットはPCMエリア時は“L"レベル、それ以外
のときは“H"レベルの信号であり、ゲート912は下位４
ビットをフリーにしているためPCMエリアおよびサブコ
ードエリアともにBA≦15のときのみＨレベルを出力す
る。さらにゲート913〜916によりPCMエリアのときのみ
を抽出する。連続チェック回路ではBADRをＤ−フリップ
フロップ回路921でラッチして１ブロック分遅延させ、
その反転出力とBAを加算することにより、連続したアド
レスのときは加算値が下位８ビットが全てφになりキャ
リーアウトC0は“H"レベルになるため、ゲート925出力
はＬレベルとなる。さらにゲート926により連続チェッ
クはPCMエリアのときのみ抽出し、サブコードエリアの
ときは出力Ｃを“H"レベル固定にする。先頭フラグ回路
では、AREA信号によりＤ−フリップフロップ回路931を
リセットすることでエリア以外のときはＥ出力を“H"レ
ベル固定にしておき、エリア時で判別回路の▲▼信
号が出力されたときすなわち最初にアドレスを検出した
ときにＥ出力を“L"レベルに変化させる。以下次にエリ
ア信号AREAでリセットがかかるまでＥ出力は変化しな
い。
ゲート981〜985は前述した判別回路のアルゴリズム、す
なわち論理式（１）を実現する論理回路であり、判別結
果をＤ−フリップフロップ回路986でラッチする。ただ
し本実施例では入力ACSおよびゲート984によりたとえば
ランダムアクセス等の特殊再生時にはアドレスの検出条
件を緩和してたとえばパリティおよびBA≧CAのみ成立す
れば取り込むようアルゴリズムを切換えるものである。
またデータセット回路ではエリア時LD信号が出力される
までの間PRSET信号を出力する。ただしゲート902により
ACS信号入力時はエリアによる条件は解除される。
なわち論理式（１）を実現する論理回路であり、判別結
果をＤ−フリップフロップ回路986でラッチする。ただ
し本実施例では入力ACSおよびゲート984によりたとえば
ランダムアクセス等の特殊再生時にはアドレスの検出条
件を緩和してたとえばパリティおよびBA≧CAのみ成立す
れば取り込むようアルゴリズムを切換えるものである。
またデータセット回路ではエリア時LD信号が出力される
までの間PRSET信号を出力する。ただしゲート902により
ACS信号入力時はエリアによる条件は解除される。
本発明によればデータ先頭時のアドレス検出および検出
できないときの保護をより正確に行なうため、アドレス
の誤検出によるエリアずれを抑制し、誤り訂正符号の能
力を最大限活かすことができるので、より忠実なPCM信
号の再生を実現させる効果がある。
できないときの保護をより正確に行なうため、アドレス
の誤検出によるエリアずれを抑制し、誤り訂正符号の能
力を最大限活かすことができるので、より忠実なPCM信
号の再生を実現させる効果がある。
第１図は本発明の一実施例の回路ブロック図、第２図は
記録信号のデータフォーマット図、第３図は本発明によ
るアドレス回路の一実施例の回路ブロック図、第４図は
本発明によるアドレス回路のアドレス検出アルゴリズム
を示すフローチャート、第５図と第６図は本発明による
アドレス回路の動作説明図、第７図は本発明によるアド
レス回路を動作させるタイミング図、第８図は本発明に
よるアドレス回路の一実施例の回路図である。 ９……アドレス回路、６……アドレスラッチ回路 ５……パリティチェック回路 91……アドレス比較回路、92……連続チェック回路 93……先頭フラグ処理回路 98……判別回路、95……エリアカウンタ 96……エリア生成回路、97……アドレスカウンタ
記録信号のデータフォーマット図、第３図は本発明によ
るアドレス回路の一実施例の回路ブロック図、第４図は
本発明によるアドレス回路のアドレス検出アルゴリズム
を示すフローチャート、第５図と第６図は本発明による
アドレス回路の動作説明図、第７図は本発明によるアド
レス回路を動作させるタイミング図、第８図は本発明に
よるアドレス回路の一実施例の回路図である。 ９……アドレス回路、６……アドレスラッチ回路 ５……パリティチェック回路 91……アドレス比較回路、92……連続チェック回路 93……先頭フラグ処理回路 98……判別回路、95……エリアカウンタ 96……エリア生成回路、97……アドレスカウンタ
Claims (5)
- 【請求項１】データをブロック単位に分割すると共に、
各ブロック毎にブロック同期信号とブロックアドレスコ
ード及びこのブロックアドレスコードの誤りを検出する
パリティコードを付加し、複数ブロック単位で記録され
たデータの再生時に再生信号をメモリーに記憶するため
のアドレスを生成するアドレス回路において、 再生データが入力されるべき所定の領域を生成する回路
と、 再生信号をメモリーに記憶するためのブロック単位での
アドレスを生成するカウンタと、 再生信号中の該ブロック同期信号を基準としてブロック
アドレスコードを検出するブロックアドレス検出手段
と、 該パリティにより該ブロックアドレス検出回路で検出さ
れたブロックアドレスに誤りがあるかどうかを検査する
パリティチェック回路と、 該ブロックアドレス検出回路でのブロックアドレスの検
出状態及び該パリティチェック回路での検査結果によ
り、検出されたブロックアドレスを該カウンタヘロード
するかどうかを判別する判別回路とを設け、 該判別回路は、検出されたブロックアドレスが該領域内
で第１番目に検出された場合と第２番目以降に検出され
た場合で、検出されたブロックアドレスを該カウンタへ
ロードするかどうかを判別する判別条件を切り換えるこ
とを特徴とするアドレス回路。 - 【請求項２】データをブロック単位に分割すると共に、
各ブロック毎にブロック同期信号とブロックアドレスコ
ード及びこのブロックアドレスコードの誤りを検出する
パリティコードを付加し、複数ブロック単位で記録され
たデータの再生時に再生信号をメモリーに記憶するため
のアドレスを生成するアドレス回路において、 再生データが入力されるべき所定の領域を生成する回路
と、 再生データをメモリーに記憶するためのブロック単位で
のアドレスを生成するカウンタと、 再生信号中の該ブロック同期信号を基準としてブロック
アドレスコードを検出するブロックアドレス検出手段
と、 該パリティにより該ブロックアドレス検出回路で検出さ
れたブロックアドレスに誤りがあるかどうかを検査する
パリティチェック回路と、 該ブロックアドレス検出回路でのブロックアドレスの検
出状態及び該パリティチェック回路での検出結果によ
り、検出されたブロックアドレスを該カウンタヘロード
するかどうかを判別する判別回路とを設け、 該領域内であり、かつ、該判別回路において、該領域内
で第１番目のブロックアドレスの該カウンタへロードが
行われるまでの間、該メモリーに書き込むデータを所定
の固定値に置換することを特徴とするアドレス回路。 - 【請求項３】特許請求の範囲第１項記載のアドレス回路
において、 該判別回路は、検出されたブロックアドレスが該領域内
で第１番目に検出された場合には、検出されたブロック
アドレスの値が所定の値より小さい時に該カウンタへロ
ードすることを特徴とするアドレス回路。 - 【請求項４】特許請求の範囲第２項記載のアドレス回路
において、 該判別回路は、検出されたブロックアドレスが該領域内
で第１番目に検出された場合には、検出されたブロック
アドレスの値が所定の値より小さい時に該カウンタへロ
ードすることを特徴とするアドレス回路。 - 【請求項５】特許請求の範囲第１項記載のアドレス回路
において、 該判別回路は、検出されたブロックアドレスが該領域内
で第２番目以降に検出された場合には、検出されたブロ
ックアドレスの値が連続しているときに該カウンタへロ
ードすることを特徴とするアドレス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2371486A JPH0690850B2 (ja) | 1986-02-07 | 1986-02-07 | アドレス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2371486A JPH0690850B2 (ja) | 1986-02-07 | 1986-02-07 | アドレス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62183059A JPS62183059A (ja) | 1987-08-11 |
| JPH0690850B2 true JPH0690850B2 (ja) | 1994-11-14 |
Family
ID=12118002
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2371486A Expired - Lifetime JPH0690850B2 (ja) | 1986-02-07 | 1986-02-07 | アドレス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0690850B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6431555U (ja) * | 1987-08-17 | 1989-02-27 | ||
| JP2615684B2 (ja) * | 1987-10-21 | 1997-06-04 | 日本ビクター株式会社 | ディジタル信号再生装置 |
| JP2501562Y2 (ja) * | 1990-01-31 | 1996-06-19 | スズキ株式会社 | Ｌｎｇエンジンの吸気冷却構造 |
-
1986
- 1986-02-07 JP JP2371486A patent/JPH0690850B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62183059A (ja) | 1987-08-11 |
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