JPH0746476B2

JPH0746476B2 - 同期回路

Info

Publication number: JPH0746476B2
Application number: JP2371386A
Authority: JP
Inventors: 雅博伊藤; 寛之木村; 宏夫岡本; 敬治野口
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1986-02-07
Filing date: 1986-02-07
Publication date: 1995-05-17
Anticipated expiration: 2010-05-17
Also published as: JPS62183063A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はPCM信号の再生装置に係り、特に同期回路に用
いて好適なディジタル信号処理回路に関する。

〔従来の技術〕

従来の装置は特開昭58−60409号に記載のように連続再
生信号の途中同期信号欠落に対する補充等の方式につい
てより正確に保護する点を考慮したものであった。しか
し回転ヘッドを用いた再生装置のようにその再生信号が
不連続な間欠形となる場合の特に先頭時の同期信号検出
および先頭時のデータが連続的に欠落した場合の同期保
護あるいは復帰の方法については配慮がなされていなか
った。

〔発明が解決しようとする問題点〕

上記従来技術は間欠形再生信号の先頭時の同期信号検出
あるいは先頭時でデータが欠落した場合の保護、復帰の
方法については配慮されておらず、先頭時における正確
かつ素早い同期信号の検出が困難であり、また先頭時の
データが連続的に欠落した場合には安定な保護動作が不
可能となって誤動作を起こしたり、正常動作への復帰が
遅れて正しいデータを取り込めないという問題があっ
た。

本発明の目的は間欠形となる再生信号の先頭時での正確
かつ素早い同期信号の検出、また先頭データの欠落時で
も誤動作を伴なわない安定な保護と、正常動作への素早
い復帰を実現する同期信号の検出保護回路を提供し、よ
り忠実なPCM信号の再生を行なうことにある。

〔問題点を解決するための手段〕

上記目的は先頭時の状態を判別する先頭フラグ生成回路
を設け、先頭時の同期信号検出アルゴリズム第２番め以
降の検出アルゴリズムとを切り換え、特に先頭の同期信
号検出時には検出条件として記録時に付加したパリティ
コードのチェック，復調時のエラーチェックおよび再生
信号から検出したブロックアドレス値の比較結果を検出
条件として用いることにより達成される。

〔作用〕

先頭の同期信号検出の際にはパリティチェック，復調エ
ラーチェックおよび検出アドレスチェックの３要因を同
時に満たすことを条件として処理する。したがって第１
番めに検出される同期信号は正確であり、かつ先頭デー
タ欠落時の正常動作への復帰の際も正確かつ素早く行な
い、誤動作が起こる確率は極めて少ない。

〔実施例〕

以下、本発明の一実施例を第１図および第２図により説
明する。第１図は回転ヘッドを用いたPCM再生装置の回
路ブロック図であり、第２図は記録時に再生されるデー
タ信号の構成を示した記録信号フォーマットである。第
２図において２は記録テープであり、2Aは回転ヘッドが
テープに接触する90゜の間に記録される１トラックの信
号構成を示した図である。この１トラックの構成は、
（ａ）に図示したように記録する信号をPCM領域とサブ
コード領域（SUB−1,SUB−２）とに分割し、トラッキン
グサーボのための信号ATF1,ATF2とからなる。さらにPCM
領域は128個のブロック、SUB1,SUB2はそれぞれ８個のブ
ロックからなる。１ブロックの構成は（ｂ）で示したよ
うに同期信号S1ワード，情報コードID1ワード，ブロッ
クアドレスBA1ワード，パリティコードP1ワードとデー
タw₀〜w₃₁32ワードの全部で36ワードからなる。ここ
で、IDコードはサンプリング周波数や量子化ビット数，
テープ速度等、記録時のモードを再生時に再現するため
に設けられた情報コードである。ブロックアドレスBA
は、各ブロックにそれぞれ割当てられたアドレス信号で
あり、PCM領域では“０〜7F",SUB1領域では“80〜87",S
UB2領域では“88〜8F"のように割当て、最上位のビット
は“0"でPCM領域，“1"でサブコード領域となる。ま
た、パリティコードＰは前記したID,BAの２ワードの各
ビットを法２の加算を行なうことにより生成する単純パ
リティコードである。データw₀〜w₃₁は記録時に入力さ
れたPCM信号または誤り訂正用の符号から構成されてい
る。このように記録された信号を再生する本実施例の構
成および動作を次に説明する。

第１図１は磁気ヘッドが取付けられた回転シリンダ,2は
磁気テープ,22は再生アンプ,21は回転系，テープ速行系
およびトラッキング用のサーボ回路、10は再生系の各回
路を動作させるのに必要なタイミングを生成する回路
は、23は発振器である。磁気テープから読み出された再
生信号は、同期回路３において同期信号の検出および欠
落時の保護等によってワード単位の同期をとるととも
に、復調回路４により復調する。この復調データから記
録時に付加したパリティをパリティチェック回路５でチ
ェックし、アドレスラッチ回路６およびIDコードラッチ
回路７でブロックアドレスとIDコードとをラッチする。
ラッチしたDIコードはさらにIDコード検出回路８でその
信頼性をチェックし、現在の再生モードたとえばサンプ
リング周波数やテープ速度等のモードを判別して必要タ
イミングを変化させる。また、パリティチェックの結果
は検出した同期信号および、ブロックアドレスの信頼性
を評価する１要因として、同期信号の検出保護に用いる
とともにアドレス回路９におけるブロックアドレス検出
保護の際の１条件とする。さらに取込んだブロックアド
レスBAは後述する誤り検出訂正処理用のメモリーアクセ
スアドレスCAと大小比較することにより、アドレスの誤
検出によってメモリー上訂正後のデータを書き換えるこ
とのない様制御する。またデータの先頭時がドロップア
ウト等により欠落した場合には後り検出訂正処理におけ
る誤検出，誤訂正の発生確率を抑えるためにメモリーに
書き込むデータをセットする（PRSET出力）このように
アドレス回路９で検出保護したブロックアドレスを再生
アドレス生成回路17でメモリーに書き込むアドレスを生
成し、復調データとともにインターフェース11,16を介
してメモリ12（たとえばRAM）に書き込む。メモリーに
書き込まれたデータは次に訂正アドレス生成回路18によ
って読み出され、訂正回路13で誤りの検出訂正および補
間を行なって再びメモリーに書き込み、出力アドレス生
成回路19によって訂正後のデータを読み出してD/A変換
回路14によりアナログ信号に変換して出力する。

本発明による同期回路の一実施例を第３図により説明す
る。図中第１図と同一符号は同一機能を有する同一内容
である。同期回路は図中31〜39で構成され、31は再生信
号から同期パターンを検出する同期信号検出回路、35は
同期信号の検出、保護のために各種フラグを生成、処理
し、各種カウンター33,34,36,38を同期、補正するフラ
グ処理回路、32は再生クロックにより検出した同期信号
を内部クリスタルによるマスタークロックMCKに同期さ
せるための同期化回路、33は再生クロックにより１ワー
ド、たとえば10ビットごとに分周するビットカウンタ
ー、34は再生信号からワード単位で抽出してカウントす
るワードカウンタ、36は、同期信号の検出窓および各種
タイミングクロックを生成するための窓カウンタ、37は
前記タイミングクロック再生のためのデコーダ回路、38
は同期信号検出サイクルを保護するために１ブロック、
たとえば360ビットごとに分周してカウントするカウン
ター、39は、保護されたタイミングクロックPCK生成の
ためのデコーダ回路である。また図中41は再生されるシ
リアル信号をパラレル信号に変換する変換回路、42は、
再生信号をワード単位で取り込むラッチ回路、43は、復
調回路、45は復調されたデータをラッチするラッチ回
路、44は、復調時に所定のデータ以外の信号をエラーと
して検出する復調エラー検出回路である。同期信号検出
回路31により、再生信号から検出された同期信号DSYNC
は、フラグ処理回路35によって所定のタイミングで生成
される検出窓とのタイミング比較を行ない、検出窓内で
検出された信号をBSYNC信号として再生クロックにより
動作するビットカウンタ33およびワードカウンタ34にワ
ード同期をかける。このBSYNC信号は再生クロックに同
期しており、これをさらに同期化回路32により内部クリ
スタルによるマスタークロックMCKに同期化させた信号C
SYNCを生成する。このCSYNC信号によりマスタークロッ
クMCKによって動作する窓カウンタ36および保護カウン
タ38を所定値にセットする。（SET₀,SET₁,SET₃信号）ま
たフラグ処理回路はたとえば復調時のエラーフラグ（EF
信号），記録時に付加されているパリティコードのチェ
ック結果であるパリティフラグ（Ｐ信号），検出したブ
ロックアドレス値が第１で示した誤り訂正処理を施すた
めにメモリーをアクセスするアドレスに先行した適当な
値であるかどうかの比較結果であるアドレスフラグ（AD
RF信号）等の判別信号により検出されたBSYNC信号が正
しいものであるか誤検出によるものかどうかを判別し
て、正しい同期信号であると判別された時のみ再度カウ
ンタ36,38を所定の値にセットする（SET₂信号）。この
ように検出同期信号DSYNCを基準に補正される窓カウン
タ36をデコーダ回路37によりデコードして第２図で示し
たIDコード、ブロックアドレスBADRのラッチクロックID
CK,ADRCKを生成し、かつパリティのチェック用のクロッ
クPTCKを所定のタイミングで生成するとともに前述した
検出窓を開く信号WD₀,閉じる信号WD₁および検出窓内でD
SYNC信号が検出されなかった場合にはNSYNC信号をデコ
ードして生成する。この窓カウンタは、第２図でも示し
たように、１ブロック360ビットからなる周期でDSYNCが
検出される場合、分周を360以上、たとえば最大370で分
周させるようにし、検出窓は±３ビットの長さを持ちか
つ正常時にはその中央でDSYNCを検出するようにするた
めWD₀信号は窓カウンタの357の位置をデコードして生成
し、WD₁は363をデコードして生成する。本来BSYNCは360
の位置で検出され、同期化回路においてCSYNCはさらに
１クロック遅れるためSET₁信号により“2"をロードとす
るとともに検出窓を閉じる。またBSYNCが検出されない
ときは、窓カウンタSET₁信号が入らず、カウントを続け
るため364に達したとき、WD₁信号が生成され、検出窓は
閉じるとともに、さらにたとえば367に達したとき、NSY
NC信号を発生させ、窓カウンタは“8"をロードすること
により360分周を保つようにする。また保護カウンタは
定常的に１ブロックの長さである360分周を保つように
し、かつフラグ処理によって信頼できる検出同期信号を
判別して補正をかける（SET₀,SET₂,SET₃）。さらにこの
保護カウンタからデコードすることにより、１ブロック
の周期およびそのタイミングが保護されたクロックPCK
を生成する。

次にフラグ処理回路について詳しく説明する。第４図は
本発明によるフラグ処理回路の一実施例である。図中、
第３図と同一信号名は同一機能を有する同一信号を表わ
す。また352は前述した検出窓の生成回路、357はDSYNC
が検出窓内に存在するかどうかを検出するANDゲート、3
53は再生データの先頭時を識別する第１の先頭フラグ
（F1フラグと略記する）生成回路、354は第２の先頭フ
ラグ（F2フラグと略記する）生成回路、355はBSYNCを検
出した状態を識別するフラグ（A₁フラグと略記する）の
生成回路、356はBSYNCが検出されないとき、すなわち、
NSYNC信号を検出した状態で識別するフラグ（A₂フラグ
と略記）の生成回路、351は前記F₁,F₂,A₁,A₂フラグおよ
びP,EF,ADRフラグの状態とCSYNCおよびWD₀,WD₁信号の有
無により窓カウンタおよび保護カウンタのセット方法
（SET₀〜SET₃）を選択するとともに、次ブロックでの同
期信号検出保護の処理方法を決めるために、各種フラグ
をセットまたはリセットするコントロール回路である。

このコントロール回路の処理アルゴリズムの一例を第５
図のフローチャートで示した。まず最初にコントロール
回路は第４図の入力端子35Dに示したように、たとえば
再生データが入力されるべき領域を表わすエリア信号の
先頭で生成されるSTP信号により、各フラグを初期状態
にイニシャライズする。たとえばF₁＝フラグON、F₂フラ
グ＝ON、A₁フラグ＝OFF、A₂フラグ＝OFF、検出窓＝ONと
する。さらに、F₁フラグによって先頭の第１番めの同意
信号を検出する条件アルゴリズムと、第２番め以降の検
出アルゴリズムを切り換える。すなわち、第１番めの同
期信号検出の際は最初のBSYNCにより保護カウンタを１
回だけセットし（SET₀）パリティチェック（Ｐフラ
グ），アドレスチェック（ADRFフラグ），復調エラーチ
ェック（EF）の全ての条件を満たすとき検出窓およびF₁
フラグをOFFとするとともに保護カウンタを再度セット
する。（SET₂）第２番め以降の同期信号検出保護の処理
は、A₂フラグにより２回連続してBSYNCが検出された時
には十分信頼できる同期信号として保護カウンタをセッ
トする（SET₂）。また、２回連続してBSYNCが検出され
ないときは検出窓を開くタイミングが本来DSYNCが発生
する所定のタイミングからずれている可能性があるた
め、検出窓を閉じずに、次にDSYNCが発生するまで窓を
開けたままにする。

以上の処理により、データの先頭での同期信号検出保護
を正確に行ない、かつ先頭データが欠落した場合にも素
早く、同期信号の引き込み及び同期を行なうことができ
る。

この効果を説明するために、本発明による同期回路の具
体的な動作例を第６図および第７図に示す。図中（１）
は間欠形となる再生信号の先頭部を表わした信号、
（２）は再生信号（１）の中でデータ領域を示すエリア
信号、（３）のS₀〜S₇は本来存在すべき同期信号の位置
を表わすタイミングを示したものである。また図中第１
図〜第５図に示した同一符号および同一信号名は同一機
能を有する同一内容である。各フラグ（６）〜（９）お
よび検出窓は、エリア信号の立下がり点信号STPにより
それぞれ初期セットされ、最初の同期信号S₀に対するDS
YNC、D₀によりF₂フラグがOFFとなり、窓カウンタ、保護
カウンタがセットされる（SET₁,SET₀）さらに検出窓お
よびF₁フラグはパリティ、アドレス、復調エラーのチェ
ックが満足されるＣ点でOFFとなるとともに保護カウン
タがセット（SET₂）される。以降窓カウンタは検出窓内
に検出されるDSYNCにより補正（SET₁）され、これを基
準にカウントアップされる。検出窓に入らないDSYNCn₁
は該検出によるものであると判断し、何の処理も行なわ
れない。またたとえばS₂に対するDSYNCが欠落して検出
されない場合でも前述したようにNSYNCの生成により１
ブロック長である360分周が保持されるようにセットす
る。（５）のT₂で示した位置ではDSYNCが２回連続して
検出されないため、検出窓は、次のDSYNC D₆が検出され
るまで閉じない。さらにD₆の検出により、窓カウンタは
セット（SET₁）されるが、保護カウンタは復帰直後のDS
YNCではセットせず次に開いた検出窓で検出されるDSYNC
D₇によりセット（SET₃）する。この結果保護カウンタ
のデュードによるPCK、P₀〜P₇は正確な１ブロック長周
期と発生タイミングを保持することができる。

第７図は再生信号の先頭部が、ドロップアウト等によ
り、欠落した場合の動作を示すタイミングである。
（１）に示したようなドロップアウトが生じた時は同期
信号の欠落だけでなく、誤検出によるDSYNCn₀〜n₈も多
発することが多い。このような場合の動作は、各フラグ
がSTPにより初期セットされた後、最初に検出したDSYNC
n₀により保護カウンタをセット（SET₀）すると同時にF₂
フラグをOFFにして、n₁〜n₈に対する保護カウンタのセ
ットを停止する。これにより誤検出DSYNCで保護カウン
タがセットされることによるタイミング信号PCKの乱発
を抑え、１ブロックに対して１発のPCKを、１ブロック
長の周期で安定に発生させることができる。ただし保護
カウンタのSET₀は誤検出DSYNCn₀によるものであるた
め、PCK P₀,P₁,P₂の発生タイミングは狂っている。この
ような状態が発生するのは、図示したようにデータの先
頭３ブロック分が欠落しているためであり、このような
場合はデータも正しく取り込めないため、PCKの発生個
数がブロック数に対応して安定していれば何ら問題を起
こすことがない。ここで４ブロックめのデータから正し
く再生され、検出同期信号D₃も正しく検出されたとする
と、その経過、T₁にてパリティ，アドレス，復調エラー
の各チェックフラグが正常に働きこれらの結果でもっ
て、F₁フラグを閉じるとともに保護カウンタをセット
（SET₂）するため、正常動作への復帰が早いと同時に前
記３フラグのチェックを介しているためその信頼性は非
常に高い。従って正常なデータが取れはじめる４ブロッ
クめのP₃から正常に復帰した保護クロックPCKを得るこ
とができる。

第８図に本発明による同期回路のフラグ処理回路の一実
施例を示す。図中、第４図と同一信号名は前述した同一
機能を有する同一信号である。また、3510,3511はラッ
チ回路、4400はシフトレジスタ、その他はゲート回路で
ある。さらに検出窓生成回路は3521〜3523で構成し、F₁
フラグ生成回路は3561,3562,F₂フラグ生成回路は3541,3
542,A₁フラグ生成回路は3551,3552,A₂フラグ生成回路は
3561,3562,コントロール回路は3510〜3519及び4400,440
1,5000,により構成され、3571は第４図のゲート路357に
対応する回路である。ここで検出窓生成回路を含む各種
フラグ生成回路はNANDゲートによるセット・リセットフ
リップフロップ回路で実現し、ラッチ回路3510,3511は
各フラグ処理およびSET信号のタイミング制御するため
の回路である。さらに、ゲート3512〜3518は第５図で示
した条件判別処理を行なうための論理回路であり、パリ
ティ，アドレス，復調エラーの各フラグは、ラッチ回路
4400とゲート4401,5000で処理され、ゲート5000の出力
は前記３フラグがすべて条件満足したときに“H"レベル
となる。また、入力ACSは、アクセス等、特殊再生を要
求するときに“H"レベルの信号を入力することにより、
ゲート3523および3519によって検出窓を全領域ONにする
とともに、同期回路の処理アルゴリズムを、第５図に示
した先頭時の処理のみを実行させるように切り換えるた
めの制御信号である。

〔発明の効果〕

本発明によればデータの先頭時での同期信号検出保護動
作を正確に行なうことができるとともに、先頭時のデー
タが欠落した場合にも誤動作を伴うことはなく正確に、
かつ素早い同期信号の引き込みによる正常動作への復帰
ができるので、より忠実なPCM信号の再生を行なうこと
ができる。

【図面の簡単な説明】

第１図は本発明による一実施例を示す回路ブロック図、
第２図は記録信号のデータフォーマット図、第３図は本
発明による同期回路の一実施例を示す回路ブロック図、
第４図は本発明による同期回路のフラグ処理回路の一実
施例を示す回路ブロック図、第５図は本発明によるフラ
グ処理回路の処理アルゴリズムの一実施例を示すフロー
チャート図、第６図，第７図は本発明による同期回路の
動作を示すタイミング図、第８図は本発明によるフラグ
処理回路の一実施例を示す回路図である。 44……復調エラー検出回路、31……同期信号検出回路 32……同期化回路、33……ビットカウンタ 34……ワードカウンタ、36……窓カウンタ 38……保護カウンタ、37,39……デコーダ回路 35……フラグ処理回路、352……検出窓生成回路 353……F₁フラグ生成回路、354……F₂フラグ生成回路 355……A₁フラグ生成回路、356……A₂フラグ生成回路 351……コントロール回路

Claims

【特許請求の範囲】

【請求項１】データをブロック単位で分割すると共に、
各ブロックごとにブロック同期信号とブロックアドレス
コード、制御情報用のIDコードおよび該ブロックアドレ
スコードとIDコードの検査用に生成されるパリティコー
ドを付加し、複数ブロック単位で記録領域を形成して記
録されたデータを再生する再生回路において、該ブロック同期信号を検出する検出回路と、該検出回路で検出されたブロック同期信号が正しい同期
信号かどうかを判断する処理回路と、検出されたブロック同期信号を基準として前記データ、
ブロックアドレスコード、IDコードおよびパリティコー
ドの検出のためのタイミングを生成するタイミング生成
回路と、前記記録領域の先頭であるかどうかを示す先頭フラグを
生成する先頭フラグ生成回路とを備え、前記処理回路は、該先頭フラグ直後の同期信号とこれ以
外の同期信号とで、同期信号が正しいかどうかの判断を
基準を切り換えるように構成することを特徴とする同期
回路。
【請求項２】特許請求の範囲第１項記載の同期回路にお
いて、前記タイミング生成回路で生成されたタイミングにより
前記パリティコードを検出し、前記ブロックアドレスコ
ードおよびIDコードに誤りがあるかどうかを判断するパ
リティチェック回路を備え、前記処理回路は、前記記録領域の先頭フラグ直後の同期
信号では該パリティチェック回路において誤りが検出さ
れなかった時に正しい同期信号であると判断し、先頭以
外では複数ブロック連続して前記ブロック同期信号が検
出された時に正しい同期信号であると判断することを特
徴とする同期回路。
【請求項３】特許請求の範囲第１項記載の同期回路にお
いて、前記タイミング生成回路で生成されたタイミングにより
前記データを検出して復調する復調回路を備え、前記処理回路は、前記記録領域の先頭フラグ直後の同期
信号では該復調回路における復調において誤りが検出さ
れなかった時に正しい同期信号であると判断し、先頭以
外では複数ブロック連続して該ブロック同期信号が検出
された時に正しい同期信号であると判断することを特徴
とする同期回路。
【請求項４】特許請求の範囲第１項記載の同期回路にお
いて、前記タイミング生成回路で生成されたタイミングにより
前記ブロックアドレスコードを検出するアドレス検出回
路と、該アドレス検出回路で検出された該ブロックアドレスが
所定の範囲内であるかどうかを判断するアドレス比較回
路とを備え、前記処理回路は、前記記録領域の先頭フラグ直後の同期
信号では該アドレス比較回路において検出されたブロッ
クアドレスが所定の範囲内であると判断された時に正し
い同期信号であると判断し、先頭以外では複数ブロック
連続して該ブロック同期信号が検出された時に正しい同
期信号であると判断することを特徴とする同期回路。
【請求項５】データをブロック単位で分割すると共に、
各ブロックごとにブロック同期信号とブロックアドレス
コード、制御情報用のIDコードおよび該ブロックアドレ
スコードとIDコードの検査用に生成されるパリティコー
ドを付加し、複数ブロック単位で領域領域を形成して記
録されたデータを再生する再生回路において、該ブロック同期信号を検出する検出回路と、該検出回路で検出されたブロック同期信号が正しい同期
信号かどうかを判断する処理回路と、検出されたブロック同期信号を基準として前記データ、
ブロックアドレスコード、IDコードおよびパリティコー
ドの検出のためのタイミングを生成するタイミング生成
回路と、該タイミング生成回路で生成されたタイミングにより前
記パリティコードを検出し、前記ブロックアドレスコー
ドおよびIDコードに誤りがあるかどうかを判断するパリ
ティチェック回路とを備え、前記処理回路は、該パリティチェック回路において誤り
が検出されなかった時に正しい同期信号であると判断す
ることを特徴とする同期回路。
【請求項６】データをブロック単位で分割すると共に、
各ブロックごとにブロック同期信号とブロックアドレス
コード、制御情報用のIDコードおよび該ブロックアドレ
スコードとIDコードの検査用に生成されるパリティコー
ドを付加し、複数ブロック単位で記録領域を形成して記
録されたデータを再生する再生回路において、該ブロック同期信号を検出する検出回路と、該検出回路で検出された同期信号が正しい同期信号かど
うかを判断する処理回路と、検出されたブロック同期信号を基準として前記データ、
ブロックアドレスコード、IDコードおよびパリティコー
ドの検出のためのタイミングを生成するタイミング生成
回路と、該タイミング生成回路で生成されたタイミングにより前
記データを検出して復調する復調回路とを備え、前記処理回路は、該復調回路における復調において誤り
が検出されなかった時に正しい同期信号であると判断す
ることを特徴とする同期回路。
【請求項７】データをブロック単位で分割すると共に、
各ブロックごとにブロック同期信号とブロックアドレス
コード、制御情報用のIDコードおよび該ブロックアドレ
スコードとIDコードの検査用に生成されるパリティコー
ドを付加し、複数ブロック単位で記録領域を形成して記
録されたデータを再生する再生回路において、該ブロック同期信号を検出する検出回路と、該検出回路で検出された同期信号が正しい同期信号かど
うかを判断する処理回路と、検出されたブロック同期信号を基準として前記データ、
ブロックアドレスコード、IDコードおよびパリティコー
ドの検出のためのタイミングを生成するタイミング生成
回路と、該タイミング生成回路で生成されたタイミングにより前
記ブロックアドレスコードを検出するアドレス検出回路
と、該アドレス検出回路で検出された前記ブロックアドレス
が所定の範囲内であるかどうかを判断するアドレス比較
回路とを備え、前記処理回路は、前記アドレス比較回路において検出さ
れたブロックアドレスが所定の範囲内であると判断され
た時に正しい同期信号であると判断することを特徴とす
る同期回路。