JPS62181529A - Ｄ／ａ変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 イ）産業上の利用分野 本発明は、高精度の高ピッ）　Ｄ／Ａ　Ｃデジタル／ア
ナログ）変換器に関するもので、各樵のＤ／Ａ変換器全
具備する機器、例えば、音声合成装置１十〇Ｄ（：Ｉン
パクトディスク）プレーヤ等に利用されるものである。

口）従来の技術 従来より種々の方式のＤ　／　Ａ変換器が実用化されて
いる。特開昭５７−２５５２１号公報では。

振幅変調（ＡＭ）型とパルス幅変調（ＰＷＭ）型の夫々
の長Ｐｆｒ′ｆ、組み合わせ、高精度の抵抗が不要で変
換運夏の速いＤ　／　Ａ変換器が開示されている。

しかし、ＰＷＭ型のＤ　／　Ａ　ｉ換器のもり高調波歪
が大きいという欠点があった。これｔ解決すべくなされ
たのが特願昭６０−１４０５２号である。

これは、従来のＰＷＭ型のｌ）　／　Ａ変換器のような
、デジタルデータの内容に応じて１変換周期内のパルス
幅を変えるのに対して、１変換周期期間内に８いて２電
位が入力デジタルデータＶｃ６じて広く分散するように
アナログ信号を出力させているので、このＤ／Ａ変換器
の出力であるアナログ信号の高調波スペクトルが高域で
大きく低域で小さくなり、帯域制限ＶＣより高調波歪の
低減を図るものである。

最近のデジタル・オーディオ分野等のＤ　／　Ａ変換器
を必要とする機器においては、低価格化、低消費電力化
、そして小型化が要求されており、Ｄ／Ａ変換器におい
ても同様の要求がされている。

前述の特願昭６０−１４０５２号のＡＭ型とＰＷＭ型を
組み合わせたＤ／Ａ変換器に８いて、小型化及び低価格
化を図るＫＵ、チップサイズを小さくすればよく、それ
にぼ、チップサイズの大部分倉吉めるＡＭ型のＤ／Ａ変
換部における分圧回路を縮小することが有効である。す
なわち、ＡＭ型のＤ／Ａ変換部で処理するとレト数ｆｔ
減少させればよい。しかし、ＡＭＷのＤ　／　Ａ変換部
で処理するビット数を減少させると、ＰＷＭ型のＤ　／
　Ａ変換部で処理するビット数が多くなるため、ＰＷＭ
型のＤ　／　Ａ変換部におけるクロックパルス七計数す
る計数回路の進数が大きくなり、その分変換速度が遅く
なる。これ全避Ｃするためにぼ、クロックパルスの周波
数を高くすればよいが、消費電力が増し、バッテリ駆動
には好−ましくない。また。

クロックパルスの周波数が高いと、スイッチングノイズ
のＮＩ加や、実装時での不要輻射が発生し。

Ｄ／Ａ変換器としての性能が劣化することになる。

ハ）発明が解決しようとする問題点 上述のようｉｃ、ＡＭ型とＰＷＭ型を組み合わせ７ＣＤ
　／　Ａ変換器におけるチップサイズの縮小化には痙々
の難点があり、小型で低価格のＤ／Ａ変換器の実現全困
難にしていた。

本発明に、Ｄ／Ａ変換器の性能を従来のものより劣化さ
せることなく％ＡＭ型のＤ　／　Ａ変換部で処理するビ
ット数を減少させて、ＡＭｆｉのＤ／Ａ変換部における
分圧回路の縮小が図れるＤ／Ａ変換器全提供するもので
ある。

二）問題点全解決するための手段 本発明は、Ｎ　（＝Ｍ＋に−１−Ｊ　）ビットのデジタ
ルデータに対応するアナログ信号を出力するＤ／Ａ変換
器であり。

Ｎビットのデジタルデータのうち上位Ｍビットをデコー
ドするデコーダ、第１の基準電位とＮ２の基準電位との
間を２Ｍ個の抵抗により分圧する分圧回路、該分圧回路
から前記デコーダの出力に応じ交近接２ｔｉｔ位を選択
的に取り出す手段全備えた第１のＤ　／　Ａ変換回路と
。

Ｎビットのデジタルデータのうち中位にビットのために
設けられ、クロックパルス七発生するクロック発生手段
、該クロック発生手段からのクロックパルスを計数する
２Ｋ進の計数回路、Ｎビットのうち中位にビットのデジ
タルデータとＩＩＩ記計数囲路の計数出力全入力とし、
中位にビットのデジタルデータの内容ＩＣｉじたパルス
信号′に出力するパルス形成回路、該パルス形成回路の
出方であるパルス信号に応じて前記第１のＤ７ｈ憂換回
路から出力される近接２を位のうち一方を選択し合成す
る手段を備えた第２のＤ　／　Ａ変換回路と、Ｎビット
のデジタルデータのうち下位Ｊビットのために設けられ
、前記第１の基準電位と前記分出回路の一端との間、及
び前記第２の基準電位と前記分圧回路の他端との間の人
々に接続された第１、第２の抵抗網、Ｎビットのうち下
位Ｊビットのデジタルデータの内容に応じて％前記第１
の抵抗網の抵抗値と前記第２の抵抗網の抵抗１直の総和
全一定に保ちつつ、これら第１．第２の抵抗網の抵抗値
を変化させる手段を備えた第６のＤ／Ａ変換回路と、ｔ
−具備するものである。

ホ）作　　用 Ｎビットのデジタルデータのうち下位Ｊビットのデータ
が第３の変換回路に与えられ、Ｊビットのデータに応じ
て％第１のＤ　／　Ａ変換回路ｌＣおける分圧回路の両
端にかかる電位を、その電位差が一定の状態で変化させ
、この分圧回路から分圧してとりだされる電位を変化さ
せる。そして第１のＤ／Ａ変換回路から、上位Ｍビット
のデータに応じて、この分圧回路からとりだされる近接
２電位が選択されて出力され、更に第２のＤ　／　Ａ変
換回路から、中位にビットのデータに応じて、この近接
２電位のうち一方が選択され合成されて、Ｎビットのデ
ジタルデータに対するアナログ信号が出力される。

へ）実　　施　　例 第１因は本発明であるＤ／Ａ変換器の概略構成図である
。（１）に第１のＤ／Ａ変換回路で、入力されたＮ（＝
Ｍ＋に＋Ｊ　）３ツトのデジタルデータのうち上位Ｍビ
ットのデジタルデータをデコードするデコーダ圓と、２
Ｍ個の抵抗Ｒで構成されてその両端にかかる電位の電位
差全分圧する分圧回路σ４と、前記デコーダ（１〃の出
力に応じて前記分圧回路ｕ４から近接２電位Ｖｌ、ｖ２
ｔ−選択して取り出すスイッチング回路（１〜とからな
る。（２）ホ第２のＤ／Ａ変換回路で、クロックパルス
を発生するクロツクバ〃ス発生ＳシＤと、該クロックパ
ルス発生Ｓ営Ｖからのクロックパルス全計数する２　進
の計数回路のと、Ｎビットのりも中位にビットのデータ
と重台ピ計数回路囚からの出力を入力とし、にビットの
データに応じたパルス幅をｔつパルス信号を出力するパ
ルス形成回路（２ふと、インバータ（２４ａ）と相補的
に作用する２つのスイッチングトランジスタ（２４ｂ）
（２４ｃ）で構成されて前記パルス信号ＶＣｆｉ５じて
、前記第１のＤ／Ａ変換回路（１）から出力される近接
２電位Ｖｌ、Ｖ２のうち一方を選択して合成する選択合
成回ｗ１ｆ２４１と、ローパスフィルタ（ハ）とからな
る。（３）は第３のＤ／Ａ変換回路としてのレベルシフ
ト回路であり、第１基準電位Ｖｒｅｆｌ　と＃記分圧回
路ｕくの一端との間、第２基準電位ｖｒｅｆ２と前記分
圧回路σ４の他端との間に設けられている。このレベル
シフト回路（３）にはＮビットのうち下位Ｊビットのデ
ータが入力されており、このデータに応じて、前記分圧
回路α４の両端にかかる電位を、その電位差を保りたま
ま変化させる。

以下ＶＣＮ−１６とし、その入力データｊＬ１５゜１１
４、・　、ａＯのうちｔｌ！、　？　（Ｄ　Ｄ　／　Ａ
　変換回路（１）へ上位ノ’　”　５ｐ　’　１’　ｐ
　””　ａ”　（７）　８　ヒツトＣＭ＝８）Ｒ２のＩ
）／Ａ変換回路（２）へ中位のＲ７，Ｒ６，Ｒ５、Ｒ４
の４ビ７ト（Ｋ＝４）、第３のＤ／Ａ変侯回路（３）へ
下位のＲ３，Ｒ２，ａｌ、ａＯの４と７）（Ｊ＝４）を
与えるように構成した場合について説明する。

第２図は＆第３のＤ　／　Ａ変換回路であるレベルシフ
ト回路（３）の回路構成図である。このレベルシフト回
路（３）は第１のＤ／Ａ変換回路（ＩＪの分圧回路Ｕと
第１の基準電位Ｖｒｅｆｌ、第２の基準電位Ｖｒｅｆ２
の間に設けられていて、下位Ｊビットのデータａ３．Ｒ
２，ａｌ、ａＯが与えられる。

分圧回路ｕ４の一端とＶｒｅｆｌ　　との間には抵抗Ｒ
１、Ｒ２、Ｒｓ　、Ｒ４がこの順で直列接続されてＳす
、また分圧回路＠の他端とＶｒｅｆ２　　との間にぼ抵
抗Ｒ５，Ｒ６，Ｒ７，Ｒ８がこの順で直列接続されてい
る。抵抗Ｒ１の両端間には抵抗Ｒ９とスイッチトランジ
スタＴｌとの直列回路が分圧回路α４側になるようにし
て接続されている。同様にして抵抗Ｒ２、Ｒ３、Ｒ４、
Ｒｃｔ　、　ａｓ　、　Ｒｙ　。

Ｒ８の夫々に、抵抗ＲＩＧ、Ｒ１１，Ｒ目、Ｒ１３゜Ｒ
１４，Ｒ１５，Ｒ１６の夫々と、スイッチトランジスタ
Ｔｚ、’Ｉ’３．Ｔ４．Ｔ５．Ｔ６．’ｒｙ、Ｔ８の夫
々との直列回路が、抵抗が分圧回路Ｕ側となるようにし
て接続されてｈる。そしてＪ（−４）ビットのデータ８
０．ａｌ、ａｎ、１３の夫々は、スイッチトランジスタ
Ｔｘ、Ｔｚ、Ｔ３．Ｔ４の夫々のゲートｖｃｉｍｓまた
スイッチトランジスタＴ５．Ｔ６．Ｔ７．Ｔ８の夫々の
ゲートにインバーターＯを介して与えられる。

抵抗Ｒ１−Ｒｚａ及び分圧回路０２の抵抗Ｒの抵抗値を
大々符号と８りとすると、各抵抗値は久の関係式を成立
するように足められている。

Ｒ１〜Ｒｓ；Ｒ Ｅｊ＜　９　＝Ｒ１３＝２５５ＸＲ（２針’−１）ＸＲ
Ｒ１０＝Ｒ１４＝１２７ＸＲ（２針’−”−１）ｘａＲ
ｘｘ＝Ｒｔａ＝６．＞＜Ｒ（２Ｋ長−”−ｔ）ｘＲＲ１
２＝Ｒ１＠＝３１ＸＲ（２”−３−４）ＸＲ分圧回路（
Ｌ４の一端ＡとＶｒｅｆｌとの間の抵抗値ｔ−Ｒム、他
趨ＢとＶｒｅｆ２との間の抵抗値をＲＢとすると、スイ
ッチトランジスタ’ｒｌ′ｙ、ｒｉ’ｌ’６がオンした
場合には、Ｒム又ぼＲＢはＲ−２５５ＲｘＲ／（２５５
Ｒ＋Ｒ）＝Ｒ／２５６だけ小さくなる。同様に Ｔ２又はＴ６がオンした場合、Ｒム又はＲｎはＲ／１２
８ Ｔ３又はＴ７がオンし九場合、ＲＡ又ぼＲＢにＲ／６４ Ｔ４又ぼＴ８がオンしｔ場合、Ｒ人文ＨＦ３．ｎぼＲ／
３ま たけ、大々小さくなる。

インバーター４０の存在により、スイッチトランジスタ
Ｔ１〜Ｔ４と、Ｔ５〜Ｔ８とは相補的にオン、オフする
から、ａＯ〜ａ３の値によらず５Ｖｒｅｆ１とＶｒｅｆ
２との間の抵抗値Ｊに、 Ｊ＝（２１６＋８−１５／２５６）　Ｒに保たれる。即
ち１点Ａと点Ｂとの間の電位差（よれ 一定に保たながら、ａＯ〜ａ３の値に応じて、Ｒ△ ムｓ　ＲＢｔｏ、　Ｒ／２５６．２Ｒ／２５６．・・・
。

１５Ｒ／２５６Ｖｃ変化さぜるので、分圧回路［１２１
の分圧出力端子のレベル、つ１すｙｌＶｘ、Ｖ２を１６
階調（４ビツト分）シフトできる。

ここで、Ｎ（＝１６）ビットのデータのつち最小分解能
（Ｉ　ＬＳＢ　）の１ビツトが変化する場合について述
べる。

Ｊ＝４ビ７トのデータＪＬＯ，ＪＬＩ、ａｆｆｉ、ａ３
がａＯミａ１ミ＆２ｍ＆３−Ｑの時。

ＲＡ＝４Ｒ ＲＢ＝４Ｒ−１５Ｒ／２５６ となり１点Ｂでの電位Ｖ　Ｂ　（０）は。

ＶＥ（Ｑ）＝（ｖｒｅｆｌ−Ｖｒｅｆ２）Ｘ（４Ｒ−１
ＳＲ／２５６　）／Ｒｊ となる。

ｆｉＦｃ＆Ｏａ１．ａｌａ＝＆２Ｗａ３ｅＱの時。

Ｒム＝４Ｒ−Ｒ／２５６ ＲＢ＝４Ｒ−１４Ｒ／２５６ となり１点Ｂでの電位ｖ　Ｂ（１）は。

ＶＢ（１）−（ｖｒｅｆｌ−Ｖｒｅｆ２）Ｘ（４Ｒ−１
４Ｒ／２５６　）／Ｒｊ となる。従ってＶＢυノとＶ　Ｂ　（１）との電位差Ｅ
ｚｓｎは Ｅｚｓｎ＊（（Ｖｒｅｆｌ−Ｖｒｅｆ２）ｘＲ／Ｒｊ）
である。分圧回路時の分圧出力端子間の゛鑞圧ステップ
６１１は。

６Ｍ＝（Ｖｒｅｆ　１−Ｖｒｅｆ２　）ＸＲ／ＲＪであ
るので、Ｅｚｓｎば分圧回路σ４によって分割された電
位を文に１／２５６（＝１／２　　）に分割しているこ
とを示している〇 つまり、第３のＤ　／　Ａ変換回路であるレベルシフト
回路（３）では、入力されたＪ＝４ビットのデータａ３
〜ａＯＶｃＪ６じて１分圧回路（１）から分圧出力され
て９る電位全シフトしている。

第１のＤ／Ａ変換回路（１）では、入力されたＭ＝８ビ
ットのデータ１Ｌ１５〜ａ８金デコーダ叩でデコードし
、レベルシフトされている分圧回路四の分圧出力のうち
、近接２電位ｖ１．■２を、スイッチング回路住３にて
デコード結果ｖｃ基づいて選択出力している。

さて、第２のＤ／Ａ変換回路（２）でに、クロック発生
部ｆ２１１から出力されるクロックパルスを２　進の計
数回路口で２　個カウントする間（１変換期間）に、入
力ｉれるにビットのデータａ７〜ａ４ｖｃ応じたパルス
信号をパルス形成回路囚から出力する。男６図にに＝４
ビット対応のパルス形成回路關の概略回路図を示す。

パルス形成回路（２３１は、計数回路囚の計数出力Ｑ１
、Ｑ２．Ｑ３．Ｑ４と、クロック発生部りＤからのクロ
ックパルスＣＬＫ２人力して、夫々クロックパルスＣＬ
Ｋ＝ｉり日ツク入力端に受ｉｔ、　Ｄ入力端に夫々計数
出力Ｑ２．Ｑ３．Ｑ４を入力する第１、丙２．第３Ｄフ
リップフロップ（２６１，＠、シ＆と。

Ｋビットのデータのうちビットデータａ７と計数出力Ｑ
１入力とする第１アンドゲート（ハ）と、ビットデータ
ａ６と計数出力Ｑ２と第１Ｄフリツプフロツプ□□□の
Ｑ出力とを入力する第２アンドゲート閃と、ビットデー
タａ５と計数出力Ｑ３と第２Ｄフリツプフロツプ□□□
のＱ出力とを入力する第６アンドゲートＣｌ１１．！：
、　　ビットデータａ４と計数出力Ｑ４と第６Ｄフリツ
プフロツプ油のＱ出力とを入力とする第４アントゲ−）
Ｃ３ａと、これら第１．第２、第３．第４アンドゲート
困、ｌＡ、　Ｃ（れ３４の各出力Ｃ１，Ｃ２，Ｃ３，Ｃ
４を人力するオアゲートＱとｔ−備えてどり、オアグー
）Ｃ１ｌの出力ＣＯに選択合成回路ｆ２４１に出力され
る。

つまり、入力デジタルデータの桁の高低と計数回路ｔａ
′ｊＪ出力の高低とが逆順になるように組み合わされて
、アンドグー）ｕ９１．　田、　Ｃ３ｌ１．３２１へ入
力されて８す、また計数回路の出力の最下位桁以外のＱ
２、Ｑ３．Ｑ４に、夫々計数対象のクロックパルスＣＬ
　Ｋ　ＶＣて駆動されるＤンリツブフロップ□□□。

ｎ、　ｔｚ〜Ｉｃも与えられ、これら７リツブフロツプ
の出力もＱｚ　、Ｑ３．Ｑ４と同様にアンドゲート圓。

帆、３カへ与えられている。

このパルス形成回路（ハ）の典型的な動作を脱明するた
めの第４図にはそれぞれ１変換周期に相当する第１．第
２．第３期間（Ｔｌン（Ｔ２）（Ｔ３］に８いてそれぞ
れに；４ビツトのデータとしてデータ「１２Ｊ　（ａ４
＝０．ＪＬ５＝Ｏ，ａｓ＝ｉ。

ａ　ｔ　＝　１　）　ｈデータｒ８Ｊ　（＆４’−０．
ａ５−０゜Ｎ６；０％＆７＝１ン、及びデータｒｌＪＣ
ａ４＝１．ａ５＝０．！Ｌ６＝０．ａ７＝Ｑ　）がｇ２
Ｄ／Ａ変換回゛路（２）にそれぞれ入力されるケースを
示しでいる。第１期間（Ｔｌ）ｉｃおいてにビットデー
タａ６．８７に有意の情報′１“が付与されるので、Ｎ
１．第２アントゲ−）１２！Ｊｍにそれぞれアンドゲー
ト出力Ｃ１ｌ及びＣ２１が現れる。−力筒３、第４アン
トゲ−）ＣＩＨａＫに有意の情報がないのでオアゲート
田出力Ｃｏ１ｃはＣ１ｌ、Ｃ２１の論理和ＣＯ１が現れ
る。このＣＯｌにパルス幅の総和、つまり１１＃である
期間の総和で「１２」を表わすパルス信号となりており
、第１期間（Ｔｌ）の全体に亘りて略均等にＩｌｌ“、
′Ｏ＃の大々が分布するパルス幅、パルス周期となって
いる。

第２期間（Ｔ２）においてμビットデータミツのみ有意
の情報１１＃が入力されるのでオアゲート峙からは第１
アンドゲート（２）出力Ｃｔ２Ｋ一致するパルス信号Ｃ
Ｏ２が出力される。このＣｏｔはパルス幅の総和で「８
」を表わすパルス信号となりており、第２期間（Ｔｌ）
の全体に亘りて略均等に′″１“、′０＃の夫々が分布
するパルス＠。

パルス周期となっている。

更に、デジタルデータ「１」の入力される第６期間〔Ｔ
３〕においてはビットデータ＆４にのみ有意の情報１１
＃が入力されるから、オアゲート（ト）からに第４アン
ドゲートＧ３４出力Ｃ４３に一致するパルス信号Ｃｏ３
が出力される。

このように入力されるデジタルデータの如何を問わず、
入力データに応じてパルス幅とパルス周期とが、パルス
が１変換期間内で略均等に分散するよ５ｆｃ変化し、ま
ｆｃ％パルス幅の総和が定まる。

これは入力デジタルデータのビット数Ｋが４より大きい
値であっても同じである。

このようにして出力されたパルス信号Ｃｏｄ。

選択合成回路はへ入力される。選択合成回路（２）に。

パルス信号が直接そのゲートに与えられるスイッチング
トランジスタ（ｚ４ｂ）と、パルス信号が与えられるイ
ンバータ（２４ａ）と、このインバータ（２４ａ）ｔ−
介してパルス信号がそのゲートに与えられるスイッチン
グトランジスタ（２４０）とからなり、両トランジスタ
（２４ｂ）、（２４Ｃ〕の接続モード全ローパスフィル
ターに接続してアナログ信号Ｖｏｕｔｉ得ている。パル
ス形成回路（ハ）の出力パルス信号が１１＃である間、
トランジスタ（２４ｂ）がオンして、第１のＤ／Ａ変換
回路（１）から出力されている第１電位ｖ１が選択され
、パルス信号がＩＯ＃である間、トランジスタ（２４０
）がオンして第２′畦位ｖ２が選択される。これらの電
位に時系列的に合成さｎ、ローパスフィルタ（ハ）にて
高調波成分が除去されて出力される。

馬１のＤ／Ａ変換回路（１）から出力されるＶｌ。

Ｖ２は、前述の説明から、以下のように表わせる。

ｙ２＝＝（（Ｖｒｅｆｌ−Ｖｒｅｆ２）／Ｒｊ）Ｘ（４
Ｒ−１５Ｒ／２５６＋（８１５Ｘ２’＋ａ１４ＸＺ６＋
−＋＆８Ｘ２°）Ｒ＋（ａ３Ｘ２３＋ａ２Ｘ２”＋ＩＬ
ＩＸ２”十＆ＯＸ２　　）ＸＲ／２５６） ＝　Ｖｃｏｎｇｔ＋（ａｔａＸ２’−ＩＪＬ１４Ｘ２’
十＝　十ａ８Ｘ２　　）ＸｅＭ＋（ＪＬ３Ｘ２　＋ＪＬ
２Ｘ２　　＋ＪＬＩＸ２　＋ａＯＸ２　　）ＸｅＭ／２
５６Ｖｌ＝Ｖｚ＋ｅｍ 但しＶＣＯｎｓｔ＝（Ｖｒｅ５−Ｖｒｅｔ２）ｘ（４Ｒ
−１ｓｔｔ／２５６）／Ｒｊ このＤ　／　Ａ変換器の出力Ｖｏｕｔば、第２のＤ／八
へ換回路（２）ニて、ｅＭ（＝Ｖｘ−Ｖ２）の電位″ｔ
１６（＝２Ｋ）分割して合成されて出力されるものであ
るので。

ＶＯｕｔ、Ｖ２＋（ａ７Ｘ２３１ａ６Ｘ２２＋ａ５Ｘ２
　＋ａ４Ｘ２　　）Ｘｅ　／１６ である。従って Ｖｏｕｔ＝Ｖｃｏｎｅｔ＋（ａ　１ａｘ２７＋ａｘ４Ｘ
２’＋−・・＋ＪＬ８Ｘ２　　）ＸｅＭ＋（ａ７Ｘ２　
−ｆ４６Ｘ２　＋ａ５ｘ２＋ａ４ｘｚ　　）ｘｅＭ／１
６＋（ａａｘ２’十ａ２Ｘ２　　＋ａ第２　　＋＆ＯＸ
２　　）ｅＭ／２５６＝＝（ａ１５Ｘ２　＋ａ１４Ｘ２
　＋・　＋＆８Ｘ：ｌ　　＋＆７Ｘ；ｌ　　＋＆６Ｘ２
　　＋ＪＬ５Ｘ２”＋ＪＬ４Ｘ２　　＋＆３Ｘ２　　＋
ａ２Ｘ２　＋！ＬＩＸ２　　＋ｆＬＯＸ２°）Ｘｅｉｌ
／２５６＋ＶＣＯｎ８　ｔと なる。つ１り第１図でｔａ、ｅＭ／２５６２ＬＳＢとす
る１６ピツトのＤ　／　Ａ　＊換器となる。

従来のもののように、弗１のＤ　／　Ａ変換回路と＃Ｉ
ｚのＤ／ｈｇ−換回路のみの組牟合わぜによるＤ／Ａ変
換回路ＶＣ較べて１本発明のＤ／Ａ変換器でに、各Ｄ　
／　Ａ変換回路に入力するビット数の低減がさｎる。第
２のＤ／Ａ変換回路（ＰＷＭ型）における入力ビット数
が８ビツトである場合、計数回路のクロック周波数にサ
ンプリング周期４４．１Ｋ　Ｈｚの２８倍（Ｄ　１１２
９　ＭＨｚ　以上’ｅ必要トするが、こｆｌが４ビツト
であれば、クロック周期は２４倍の７０５．６ＫＨｚ以
上でよいことになる。

これに、Ｄ／Ａ変換器として、低消費道力化にな’）　
−ｉ　ｆｃ％高周波クロックパルスによるスイッチｉ ングノイズ及び不要輻射の／にＡｔ／−Ｓ、高性能なも
のが笑現できる。

また、第１のＤ／Ａ変換回路（ＡＭ型］に入力されるピ
ット数が減少すれば、それだけ高精度の抵抗を少くなく
できるので、チップサイズの小型化ができる。特に抵抗
の数は２　個であるのでその効果に非常に大きい。

尚、第３のＤ　／　Ａ変換回路であるレベルシフト回路
に用いる抵抗は、Ｅｃｌ−、Ｒｓの低抵抗値のものに８
９〜Ｒ１ａの高抵抗値のものを並列接続して、全体とし
ての抵抗値をデジタル的に変換する工うにしているので
、Ｒ９−Ｒ１６の高抵抗値のものＩＩｃは高精度は必要
とされない。例えば抵抗Ｒ１゜Ｒ５，Ｒ９，Ｒ１３１Ｃ
て１６ビツトの最小分解能（ＬＳＢ　）’ｉ表わすこと
としているが、Ｒ１，Ｒ５とＲ１，Ｒ１３に要求される
抵抗比（±１４ＬＳＢに入る範囲）に、１：１７０〜５
１１であり。

Ｒｅ、Ｒｘａにば分圧回路に用いられる抵抗はど精度を
必要としない。従りて第３のＤ　／　Ａ変換回路が増す
ことになるチップサイズの増加量は僅かである。

第５図に、果３のＤ／Ａ変換回路の他の例を示して＾る
。Ｒ５図においては、Ｊピントのデータのデコーダｆ４
１１を備えており、また分圧回路σ４に直列接続される
抵抗はＲｚｏ、Ｒ３ｏの片側各１個とし、これらの抵抗
Ｒ２０，Ｒ３０に入力デジタルデータに応じて１つ又は
複数の高抵抗が並列接続されるようにしたものである。

８チ、　ａＭ、　Ｒ２０ＶｃＩｔ１Ｍ抗Ｒ２ｔ　、　Ｒ
２２、Ｒ２３゜・・・、Ｒｎ及びスイッチトランジスタ
ＴｎｃＤｉ列回路が並列的に接続されて３す、トランジ
スタＴｎと抵抗８２０とを信号ラインと各抵抗Ｒ２１，
Ｒ２２、Ｒ２３，・・・、Ｒｎの接続モードとの間にス
イツチトランジスタＴ２１．Ｔ２２．Ｔ２３．・・・、
が接続されている。抵抗Ｒｓｏ側にも同様に抵抗Ｒ３１
゜Ｒ３ｚ　、　Ｒ３ｓ　、・・・、Ｒｍ及びスイッチト
ランジスタＴ３１．Ｔ３２．Ｔ３３．−、Ｔｍが接続サ
レテイる。

Ｊビットのデータぼデコーダ（４１）に入力される。

デコーダに入力データに応じてスイッチトランジスｐＴ
２１．Ｔｘ２．Ｔ２ｓ、−、Ｔｎｔｙ）’）ち１つと。

スイッチトランジスタＴ３１．Ｔ３２．Ｔ３３．・・・
。

Ｔｍのうち１つとをオンさぜるべき信号を発し。

オンしたトランジスタにて定まる１つ又は複数の高抵抗
Ｒ２１、Ｒ２２、・・・、Ｒ３１，Ｒ３２，・・・等を
Ｒ２０、Ｒ２Ｏの夫々と並列に接続させて、分圧回路σ
４の分圧出力をレベルシフトさせるものである。

ト）発明の効果 本発Ｆ！Ａは以上の説明から明らかな如（、ＡＭ型の第
１のＤ　／　Ａ変換回路と、ＰＷＭ型の第２のＤ／Ａ変
換回路と、レベルシフト回路による第６のＤ／Ａ変換回
路で、１つのＤ／Ａ変換器を構成しているので、各変換
回路に入力されるデータのビット数が低減でき、Ｄ／Ａ
変換器のチップサイズの縮小化、消１７ｄ力の低下及び
、低ノイズ化を図ることができる。

【図面の簡単な説明】

第１図に本発明の実施例の概略構成図、第２図は第６の
変換回路の回路構成図％Ｍ６図に第２の変換回路の概略
回路図、第４図はパルス形成回路の動作説明のタイムチ
ャート、第５図に第６のＤ／Ａ変換回路の他の実施例の
回路構成図である。 （１）・・・第１のＤ／Ａ変換回路、（２）・・・嘉２
のＤ／Ａ変換回路、（３）・・・第３のＤ　／　Ａ変換
回路、圓・・・デコーダ、σ岬・・分圧回路、（１３１
−・・スイッチング回路、　ｔ２１Ｊ・・・クロック発
生部、の・・・計数回路、（ハ）・・・パルス形成回路
、　（２４１・・・選択合成回路、しＪ・・・ローパス
フィルタ。

Claims (1)

1. 【特許請求の範囲】 １）Ｎ（＝Ｍ＋Ｋ＋Ｊ）ビットのデジタルデータに対応
   するアナログ信号を出力するＤ／Ａ変換器において、 Ｎビットのデジタルデータのうち上位Ｍビットをデコー
   ドするデコーダ、第１の基準電位と第２の基準電位との
   間を２＾Ｍ個の抵抗により分圧する分圧回路、該分圧回
   路から前記デコーダの出力に応じた近接２電位を選択的
   に取り出す手段を備えた第１のＤ／Ａ変換回路と、 Ｎビットのデジタルデータのうち中位Ｋビットのために
   設けられ、クロックパルスを発生するクロック発生手段
   、該クロック発生手段からのクロックパルスを計数する
   ２＾Ｋ進の計数回路、Ｎビットのうち中位にビットのデ
   ジタルデータと前記計数回路の計数出力を入力とし、中
   位にビットのデジタルデータの内容に応じたパルス信号
   を出力するパルス形成回路、該パルス形成回路の出力で
   あるパルス信号に応じて前記第１のＤ／Ａ変換回路から
   出力される近接２電位のうち一方を選択し合成する手段
   を備えた第２のＤ／Ａ変換回路と、Ｎビットのデジタル
   データのうち下位Ｊビットのために設けられ、前記第１
   の基準電位と前記分圧回路の一端との間、及び前記第２
   の基準電位と前記分圧回路の他端との間の夫々に接続さ
   れた第１、第２の抵抗網、Ｎビットのうち下位Ｊビット
   のデジタルデータの内容に応じて、前記第１の抵抗網の
   抵抗値と前記第２の抵抗網の抵抗値の総和を一定に保ち
   つつ、これら第１、第２の抵抗網の抵抗値を変化させる
   手段を備えた第３のＤ／Ａ変換回路と、を具備すること
   を特徴とするＤ／Ａ変換器。 ２）前記パルス形成回路は、中位にビットのデジタルデ
   ータの内容に応じてそのパルス幅とパルス周期が変化し
   、かつ、２＾Ｋ個のクロック期間におけるパルス幅の総
   和が定まるパルス信号を出力することを特徴とする特許
   請求の範囲第１項記載のＤ／Ａ変換器。