JPH0718896B2 - レベル表示回路 - Google Patents
レベル表示回路Info
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- JPH0718896B2 JPH0718896B2 JP61187588A JP18758886A JPH0718896B2 JP H0718896 B2 JPH0718896 B2 JP H0718896B2 JP 61187588 A JP61187588 A JP 61187588A JP 18758886 A JP18758886 A JP 18758886A JP H0718896 B2 JPH0718896 B2 JP H0718896B2
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Description
【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、アナログ信号の大きさに応じて複数の表示素
子を点灯するレベル表示回路に関し、特に、左及び右オ
ーディオ信号のレベル表示とシグナル表示とを兼用でき
るレベル表示回路に関する。
子を点灯するレベル表示回路に関し、特に、左及び右オ
ーディオ信号のレベル表示とシグナル表示とを兼用でき
るレベル表示回路に関する。
（ロ）従来の技術 一般にステレオテープデッキやステレオパワーアンプ等
のレベル表示は、棒状に配列された複数の表示素子を入
力されたアナログ信号の大きさに応じて表示することに
より行なっているが、このようなレベル表示の為の集積
回路には、左チャンネルと右チャンネルのアナログ信号
を入力し、各チャンネルの表示素子を駆動するワンチッ
プタイプのものがあった。
のレベル表示は、棒状に配列された複数の表示素子を入
力されたアナログ信号の大きさに応じて表示することに
より行なっているが、このようなレベル表示の為の集積
回路には、左チャンネルと右チャンネルのアナログ信号
を入力し、各チャンネルの表示素子を駆動するワンチッ
プタイプのものがあった。
従来のレベル表示用集積回路は、内部で作成されたタイ
ミング信号により、左チャンネルのアナログ信号と右チ
ャンネルのアナログ信号を交互に入力してＡ−Ｄ変換
し、そのＡ−Ｄ変換されたデジタルデータを左チャンネ
ル用のラッチと右チャンネル用のラッチに振り分け、各
々のラッチに記憶されたデータを表示素子数と等しい信
号にデコーダで変換して出力していた。
ミング信号により、左チャンネルのアナログ信号と右チ
ャンネルのアナログ信号を交互に入力してＡ−Ｄ変換
し、そのＡ−Ｄ変換されたデジタルデータを左チャンネ
ル用のラッチと右チャンネル用のラッチに振り分け、各
々のラッチに記憶されたデータを表示素子数と等しい信
号にデコーダで変換して出力していた。
斯上のレベル表示用集積回路は、'84−'85年度版三洋半
導体ハンドブックのマイクロコンピュータ、MOS集積回
路編の第722頁から第729頁に記載されたLC7555で実現さ
れている。
導体ハンドブックのマイクロコンピュータ、MOS集積回
路編の第722頁から第729頁に記載されたLC7555で実現さ
れている。
（ハ）発明が解決しようとする問題点 しかしながら、従来のレベル表示用集積回路に内蔵され
たＡ−Ｄ変換回路は、リニアスケールによる変換方式で
あるため、デシベル表示する場合には、各チャンネルの
アナログ信号を印加する端子に対数圧縮回路を各々設け
なければならない。一方、Ａ−Ｄ変換回路自身に対数変
換特性を持たせるためにその回路の抵抗分割比を対数分
割とした場合、デシベル表示には都合が良いが、リニア
表示することができなくなる。更に、左チャンネルの表
示用出力と右チャンネルの表示用出力を使用して一つの
アナログ信号を表示素子数を拡大して表示することもで
きない。即ち、レベル表示用の回路は両チャンネルのレ
ベル表示回路機能しか有していないので、シグナル表示
用には利用することができず、逆に、シグナル表示用の
回路はシグナル表示しかできないので、各チャンネルの
レベルを表示させることができなかった。その為、従来
の回路では、その目的でしか行うことができず、他の機
能には新たな回路を別途に設けなければならなかった。
たＡ−Ｄ変換回路は、リニアスケールによる変換方式で
あるため、デシベル表示する場合には、各チャンネルの
アナログ信号を印加する端子に対数圧縮回路を各々設け
なければならない。一方、Ａ−Ｄ変換回路自身に対数変
換特性を持たせるためにその回路の抵抗分割比を対数分
割とした場合、デシベル表示には都合が良いが、リニア
表示することができなくなる。更に、左チャンネルの表
示用出力と右チャンネルの表示用出力を使用して一つの
アナログ信号を表示素子数を拡大して表示することもで
きない。即ち、レベル表示用の回路は両チャンネルのレ
ベル表示回路機能しか有していないので、シグナル表示
用には利用することができず、逆に、シグナル表示用の
回路はシグナル表示しかできないので、各チャンネルの
レベルを表示させることができなかった。その為、従来
の回路では、その目的でしか行うことができず、他の機
能には新たな回路を別途に設けなければならなかった。
従って、汎用性がなく使用しにくいレベル表示回路であ
った。
った。
（ニ）問題点を解決するための手段 本発明は、上述した点に鑑みて成されたものであり、ア
ナログ信号の大きさに応じて複数の表示素子を点灯する
レベル表示回路に於いて、複数のタイミングパルスを作
成するタイミングパルス発生回路と、第１のアナログ信
号と第２のアナログ信号が前記タイミング信号により交
互に印加されるＡ−Ｄ変換回路と、該Ａ−Ｄ変換回路か
らのデジタルデータが印加されると共に、２つの出力部
を有し、制御信号に応じて第１状態で一方の出力部から
出力を発生し第２状態で両方の出力部から出力を発生す
るデコーダと、前記出力部の一方の出力をラッチする第
１の表示ラッチ回路と、前記制御信号に応じて前記出力
部の一方、または他方の出力をラッチする第２の表示ラ
ッチ回路と、前記第１及び第２の表示ラッチ回路の出力
が印加される２つの部分から成る表示素子を駆動する表
示ドライバから成り、第１状態において前記第１及び第
２の表示ラッチ回路が一方の出力部の出力をラッチし、
２つの部分から成る表示素子の各部分が独立の表示を行
い、第２状態において前記第１の表示ラッチ回路が一方
の出力部の出力をラッチし、前記第２の表示ラッチ回路
は他方の出力部の出力をラッチし、２つの部分から成る
表示素子の各部分が同時表示を行うようにしたことを特
徴とする。
ナログ信号の大きさに応じて複数の表示素子を点灯する
レベル表示回路に於いて、複数のタイミングパルスを作
成するタイミングパルス発生回路と、第１のアナログ信
号と第２のアナログ信号が前記タイミング信号により交
互に印加されるＡ−Ｄ変換回路と、該Ａ−Ｄ変換回路か
らのデジタルデータが印加されると共に、２つの出力部
を有し、制御信号に応じて第１状態で一方の出力部から
出力を発生し第２状態で両方の出力部から出力を発生す
るデコーダと、前記出力部の一方の出力をラッチする第
１の表示ラッチ回路と、前記制御信号に応じて前記出力
部の一方、または他方の出力をラッチする第２の表示ラ
ッチ回路と、前記第１及び第２の表示ラッチ回路の出力
が印加される２つの部分から成る表示素子を駆動する表
示ドライバから成り、第１状態において前記第１及び第
２の表示ラッチ回路が一方の出力部の出力をラッチし、
２つの部分から成る表示素子の各部分が独立の表示を行
い、第２状態において前記第１の表示ラッチ回路が一方
の出力部の出力をラッチし、前記第２の表示ラッチ回路
は他方の出力部の出力をラッチし、２つの部分から成る
表示素子の各部分が同時表示を行うようにしたことを特
徴とする。
（ホ）作用 上述の手段によれば、対数の２チャンネル表示を指示す
る制御信号が発生すると、タイミングパルスに基いてＡ
−Ｄ変換された第１のアナログ信号と第２のアナログ信
号の各々対応するデジタルデータに対して略対数関数に
あるデコーダ出力が各々異なるタイミングで第１の表示
ラッチ回路と第２の表示ラッチ回路に記憶されるため、
第１の表示ラッチ回路と第２の表示ラッチ回路に対応す
る表示素子には各々対数によるレベル表示が為される。
また、リニアの２チャンネル表示を指示する制御信号が
発生した場合には、デコーダ出力はＡ−Ｄ変換されたデ
ジタルデータに対してリニアな関係にあり、従って第１
の表示ラッチ回路と第２の表示ラッチ回路に対応する表
示素子には各々リニアによるレベル表示が為される。従
って、左及び右オーディオ信号をレベル表示する場合
は、第１及び第２の表示ラッチ回路がデコーダの一方の
出力部の出力をラッチするというように切り換え、２つ
の部分から成る表示素子の各部分が独立に表示させれば
よい。更に、表示素子数の増加を指示する制御信号が発
生した場合には、第１のアナログ信号のＡ−Ｄ変換され
たデジタルデータに対して２チャンネル分の変化幅を有
するリニアなデコーダ出力となり、このデコーダ出力が
第１及び第２の表示ラッチ回路に記憶されるため、第１
及び第２の表示ラッチ回路に対応する表示素子全部によ
りシグナル表示が為される。
る制御信号が発生すると、タイミングパルスに基いてＡ
−Ｄ変換された第１のアナログ信号と第２のアナログ信
号の各々対応するデジタルデータに対して略対数関数に
あるデコーダ出力が各々異なるタイミングで第１の表示
ラッチ回路と第２の表示ラッチ回路に記憶されるため、
第１の表示ラッチ回路と第２の表示ラッチ回路に対応す
る表示素子には各々対数によるレベル表示が為される。
また、リニアの２チャンネル表示を指示する制御信号が
発生した場合には、デコーダ出力はＡ−Ｄ変換されたデ
ジタルデータに対してリニアな関係にあり、従って第１
の表示ラッチ回路と第２の表示ラッチ回路に対応する表
示素子には各々リニアによるレベル表示が為される。従
って、左及び右オーディオ信号をレベル表示する場合
は、第１及び第２の表示ラッチ回路がデコーダの一方の
出力部の出力をラッチするというように切り換え、２つ
の部分から成る表示素子の各部分が独立に表示させれば
よい。更に、表示素子数の増加を指示する制御信号が発
生した場合には、第１のアナログ信号のＡ−Ｄ変換され
たデジタルデータに対して２チャンネル分の変化幅を有
するリニアなデコーダ出力となり、このデコーダ出力が
第１及び第２の表示ラッチ回路に記憶されるため、第１
及び第２の表示ラッチ回路に対応する表示素子全部によ
りシグナル表示が為される。
従って、シグナル表示する場合は、第１の表示ラッチ回
路がデコーダの一方の出力部の出力を、第２の表示ラッ
チ回路はデコーダの他方の出力部の出力をラッチすると
いうように切り換えられ、２つの部分から成る表示素子
の各部分を同時に表示させればよい。
路がデコーダの一方の出力部の出力を、第２の表示ラッ
チ回路はデコーダの他方の出力部の出力をラッチすると
いうように切り換えられ、２つの部分から成る表示素子
の各部分を同時に表示させればよい。
これにより、左及び右オーディオ信号のレベル表示、あ
るいは、シグナル表示が任意に選択可能となる。
るいは、シグナル表示が任意に選択可能となる。
（ヘ）実施例 第１図は、本発明の実施例を示すブロック図であり、
（１）はタイミング発生回路、（２）はＡ−Ｄ変換回
路、（３）はラッチ回路、（４）はデコーダ、（５）
（６）は表示ラッチ回路、（７）はラッチ制御回路、
（８）は表示ドライバである。
（１）はタイミング発生回路、（２）はＡ−Ｄ変換回
路、（３）はラッチ回路、（４）はデコーダ、（５）
（６）は表示ラッチ回路、（７）はラッチ制御回路、
（８）は表示ドライバである。
タイミングパルス発生回路（１）は、外部接続された発
振素子で作成されたクロックパルスCPを分周し、その分
周出力からタイミングパルスT1〜T6及びL,Rを作成し内
部回路に供給する。このタイミングパルスT1〜T6及びL,
Rは、第２図に示されたタイミングで発生される。即
ち、タイミングパルスＬ及びＲは、互いに反転されたパ
ルスであり、各タイミングパルスＬ及びＲの“1"の期間
にタイミングパルスT1〜T6が順次発生するものである。
振素子で作成されたクロックパルスCPを分周し、その分
周出力からタイミングパルスT1〜T6及びL,Rを作成し内
部回路に供給する。このタイミングパルスT1〜T6及びL,
Rは、第２図に示されたタイミングで発生される。即
ち、タイミングパルスＬ及びＲは、互いに反転されたパ
ルスであり、各タイミングパルスＬ及びＲの“1"の期間
にタイミングパルスT1〜T6が順次発生するものである。
外部端子（９）には第１のアナログ信号である左チャン
ネル信号LIが印加され、外部端子（10）には第２のアナ
ログ信号である右チャンネル信号RIが印加され、これら
の信号LI及びRIは、タイミングパルスＬ及びＲで制御さ
れるアナログゲート（11）（12）を各々介してＡ−Ｄ変
換回路（２）に交互に印加される。Ａ−Ｄ変換回路
（２）は、Ｒ−2R型抵抗回路を用いタイミングパルスT1
〜T6によって発生した電圧を入力電圧と比較する周知の
逐時比較型のＡ−Ｄ変換回路であり、変換されたデジタ
ルデータD1〜D5は、入力信号電圧に対してリニアに変化
する。このデジタルデータD1〜D5は、タイミングパルス
T6で制御されるラッチ回路（３）に保持され、デコーダ
（４）の入力RI1〜RI5に印加される。
ネル信号LIが印加され、外部端子（10）には第２のアナ
ログ信号である右チャンネル信号RIが印加され、これら
の信号LI及びRIは、タイミングパルスＬ及びＲで制御さ
れるアナログゲート（11）（12）を各々介してＡ−Ｄ変
換回路（２）に交互に印加される。Ａ−Ｄ変換回路
（２）は、Ｒ−2R型抵抗回路を用いタイミングパルスT1
〜T6によって発生した電圧を入力電圧と比較する周知の
逐時比較型のＡ−Ｄ変換回路であり、変換されたデジタ
ルデータD1〜D5は、入力信号電圧に対してリニアに変化
する。このデジタルデータD1〜D5は、タイミングパルス
T6で制御されるラッチ回路（３）に保持され、デコーダ
（４）の入力RI1〜RI5に印加される。
デコーダ（４）は、入力RI1〜RI5に印加されたデジタル
データD1〜D5に応じて片チャンネル13個あるいは両チャ
ンネル26個の表示素子の点灯及び消灯を指示する信号を
出力するものであり、制御信号LOS,LIS,及び、LIMによ
って機能及び出力形態が切換えられる。制御信号LOSが
印加された場合、デジタルデータD1〜D5の変化に対して
略対数関係にあるデコーダ出力R01〜R013が出力され、
制御信号LISが印加された場合、デジタルデータD1〜D5
の変化に対してリニアな関係にあるデコーダ出力R01〜R
013が出力され、更に制御信号LIMが印加された場合に
は、制御信号LISによるデコーダ出力R01〜R013の他に、
デジタルデータD1〜D5の変化に対してリニアな関係にあ
るデコーダ出力R014〜R026が出力される。制御信号LOS,
LIS、及び、LIMは第１図の如く外部端子（13）を介して
印加してもよいし、内部で作成してもよい。
データD1〜D5に応じて片チャンネル13個あるいは両チャ
ンネル26個の表示素子の点灯及び消灯を指示する信号を
出力するものであり、制御信号LOS,LIS,及び、LIMによ
って機能及び出力形態が切換えられる。制御信号LOSが
印加された場合、デジタルデータD1〜D5の変化に対して
略対数関係にあるデコーダ出力R01〜R013が出力され、
制御信号LISが印加された場合、デジタルデータD1〜D5
の変化に対してリニアな関係にあるデコーダ出力R01〜R
013が出力され、更に制御信号LIMが印加された場合に
は、制御信号LISによるデコーダ出力R01〜R013の他に、
デジタルデータD1〜D5の変化に対してリニアな関係にあ
るデコーダ出力R014〜R026が出力される。制御信号LOS,
LIS、及び、LIMは第１図の如く外部端子（13）を介して
印加してもよいし、内部で作成してもよい。
表示ラッチ回路（５）は、ラッチ制御回路（７）からの
ラッチパルスLPＬにより、デコーダ出力R01〜R013の信
号の取り込み記憶するものであり、左チャンネルのレベ
ル表示を行う13個の表示素子の点灯及び消灯を指示する
信号を保持する。一方、表示ラッチ回路（６）は、ラッ
チ入力Ａ及びＢを有し、ラッチパルスLPＲにより、ラッ
チ入力Ａに印加されたデコーダ出力R01〜R013を取り込
み、ラッチパルスLPにより、ラッチ入力Ｂに印加された
デコーダR014〜R026を取り込むものであり、右チャンネ
ルのレベル表示を行う13個の表示素子の点灯及び消灯を
指示する信号を保持する。ラッチ制御回路（７）は、タ
イミングパルスT6,L,及びＲと制御信号LIMによってラッ
チパルスLPＬ,LP,LPＲを発生するものであり、制御信号
LIMが“0"の場合には、タイミングパルスＬが“1"の状
態、即ち、左チャンネルの信号がＡ−Ｄ変換されそのデ
ジタルデータD1〜D5に基いたデコーダ出力R01〜R013が
出力されているときタイミングパルスT6によってラッチ
パルスLPＬを発生し、表示ラッチ回路（５）に左チャン
ネルに対応するデコーダ出力R01〜R013をラッチさせ、
また、タイミングパルスＲが“1"の状態では、タイミン
グパルスT6によりラッチパルスLPＲを発生し表示ラッチ
回路（６）に右チャンネルに対応するデコーダ出力R01
〜R013をラッチさせる。一方、制御信号LIMが“1"の場
合には、タイミングパルスT6によりラッチパルスLPＬ及
びLPが発生し、表示ラッチ回路（５）にはデコーダ出力
R01〜R013がラッチされ、表示ラッチ回路（６）にはデ
コーダ出力R014〜R026がラッチされる。尚、制御信号LI
Mを“1"とする際には外部端子（９）及び（10）に同じ
アナログ信号を印加しておく。
ラッチパルスLPＬにより、デコーダ出力R01〜R013の信
号の取り込み記憶するものであり、左チャンネルのレベ
ル表示を行う13個の表示素子の点灯及び消灯を指示する
信号を保持する。一方、表示ラッチ回路（６）は、ラッ
チ入力Ａ及びＢを有し、ラッチパルスLPＲにより、ラッ
チ入力Ａに印加されたデコーダ出力R01〜R013を取り込
み、ラッチパルスLPにより、ラッチ入力Ｂに印加された
デコーダR014〜R026を取り込むものであり、右チャンネ
ルのレベル表示を行う13個の表示素子の点灯及び消灯を
指示する信号を保持する。ラッチ制御回路（７）は、タ
イミングパルスT6,L,及びＲと制御信号LIMによってラッ
チパルスLPＬ,LP,LPＲを発生するものであり、制御信号
LIMが“0"の場合には、タイミングパルスＬが“1"の状
態、即ち、左チャンネルの信号がＡ−Ｄ変換されそのデ
ジタルデータD1〜D5に基いたデコーダ出力R01〜R013が
出力されているときタイミングパルスT6によってラッチ
パルスLPＬを発生し、表示ラッチ回路（５）に左チャン
ネルに対応するデコーダ出力R01〜R013をラッチさせ、
また、タイミングパルスＲが“1"の状態では、タイミン
グパルスT6によりラッチパルスLPＲを発生し表示ラッチ
回路（６）に右チャンネルに対応するデコーダ出力R01
〜R013をラッチさせる。一方、制御信号LIMが“1"の場
合には、タイミングパルスT6によりラッチパルスLPＬ及
びLPが発生し、表示ラッチ回路（５）にはデコーダ出力
R01〜R013がラッチされ、表示ラッチ回路（６）にはデ
コーダ出力R014〜R026がラッチされる。尚、制御信号LI
Mを“1"とする際には外部端子（９）及び（10）に同じ
アナログ信号を印加しておく。
表示ドライバ（８）は、例えば液晶で作られた表示素子
を1/2デューティのダイナミック駆動する液晶駆動回路
であり、共通電極Com1を選択しているときには表示ラッ
チ回路（５）からの出力に基いて駆動信号AD1〜AD13を
出力し、共通電極Com2を選択しているときには表示ラッ
チ回路（６）からの出力に基いて駆動信号AD1〜AD13を
出力する。従って、左及び右チャンネルのレベル表示を
行う場合には、第３図（イ）に示す如く表示素子のセグ
メントを接続し、各セグメントに駆動信号AD1〜AD13を
印加し、一方、表示素子数を拡大してリニアなレベル表
示を単一チャンネルで行う場合には、第３図（ロ）如く
駆動信号AD1〜AD13及び共通電極Com1及びCom2を接続す
る。
を1/2デューティのダイナミック駆動する液晶駆動回路
であり、共通電極Com1を選択しているときには表示ラッ
チ回路（５）からの出力に基いて駆動信号AD1〜AD13を
出力し、共通電極Com2を選択しているときには表示ラッ
チ回路（６）からの出力に基いて駆動信号AD1〜AD13を
出力する。従って、左及び右チャンネルのレベル表示を
行う場合には、第３図（イ）に示す如く表示素子のセグ
メントを接続し、各セグメントに駆動信号AD1〜AD13を
印加し、一方、表示素子数を拡大してリニアなレベル表
示を単一チャンネルで行う場合には、第３図（ロ）如く
駆動信号AD1〜AD13及び共通電極Com1及びCom2を接続す
る。
ところで、第１図に示されたデコーダ（４）は、第４図
に示される如く、AND−ORROMで構成されている。入力RI
1〜RI5に印加されたデジタルデータD1〜D5の数値によ
り、31本のラインの中から数値に一致するラインがAND
部（14）に於いて選択され、その選択されたラインによ
りOR部（15）から多数のOR出力が発生される。OR出力は
４種類のパターンから成り、ライン（16）はデジタルデ
ータD1〜D5の数値に対して対数関係で出力されるように
設定され、ライン（17）（18）はデジタルデータD1〜D5
の偶数値に対応してリニアに出力されるよう設定され、
また、ライン（19）は、デジタルデータD1〜D5の奇数値
に対してリニアに出力されるよう設定されている。これ
らのライン（16）（17）（18）（19）は、制御信号LOS,
LIS,及び、LIMによって選択的に出力される。即ち、制
御信号LOSにより、ライン（16）がデコーダ出力R01〜R0
13として出力され、制御信号LISにより、ライン（17）
がデコーダ出力R01〜R013として出力され、制御信号LIM
により、ライン（19）がデコーダ出力R01〜R013として
出力されると共にライン（18）がデコーダ出力R014〜R0
26として出力される。
に示される如く、AND−ORROMで構成されている。入力RI
1〜RI5に印加されたデジタルデータD1〜D5の数値によ
り、31本のラインの中から数値に一致するラインがAND
部（14）に於いて選択され、その選択されたラインによ
りOR部（15）から多数のOR出力が発生される。OR出力は
４種類のパターンから成り、ライン（16）はデジタルデ
ータD1〜D5の数値に対して対数関係で出力されるように
設定され、ライン（17）（18）はデジタルデータD1〜D5
の偶数値に対応してリニアに出力されるよう設定され、
また、ライン（19）は、デジタルデータD1〜D5の奇数値
に対してリニアに出力されるよう設定されている。これ
らのライン（16）（17）（18）（19）は、制御信号LOS,
LIS,及び、LIMによって選択的に出力される。即ち、制
御信号LOSにより、ライン（16）がデコーダ出力R01〜R0
13として出力され、制御信号LISにより、ライン（17）
がデコーダ出力R01〜R013として出力され、制御信号LIM
により、ライン（19）がデコーダ出力R01〜R013として
出力されると共にライン（18）がデコーダ出力R014〜R0
26として出力される。
そこで、制御信号LOSが“1"となったときのデジタルデ
ータD1〜D5とデコーダ出力R01〜R013の関係を第５図に
示し、制御信号LISあるいはLIMが“1"となったときの関
係を第６図に示す。第５図に示される如く、デコーダ出
力R01〜R013は、デジタルデータD1〜D5の数値が1,2,3,
4,6,7,9,10,11,14,18,25,31、のときステップすること
により近似的に対数特性を得ている。また、第６図に示
された実線は、制御信号LISが“1"の場合であり、デジ
タルデータD1〜D5の２ステップ毎にデコーダ出力を１ス
テップ変化させることで、13個表示素子にリニアな表示
が為され、更に、破線は制御信号LIMが“1"の場合であ
り、デコーダ出力R01〜R013の各間にデコーダ出力R014
〜R026を位置することで、デジタルデータD1〜D5の１ス
テップ毎にリニアに変化するデコーダ出力が得られ、第
３図（ロ）の如く表示素子を配列して26ステップのリニ
ア表示が行なえる。
ータD1〜D5とデコーダ出力R01〜R013の関係を第５図に
示し、制御信号LISあるいはLIMが“1"となったときの関
係を第６図に示す。第５図に示される如く、デコーダ出
力R01〜R013は、デジタルデータD1〜D5の数値が1,2,3,
4,6,7,9,10,11,14,18,25,31、のときステップすること
により近似的に対数特性を得ている。また、第６図に示
された実線は、制御信号LISが“1"の場合であり、デジ
タルデータD1〜D5の２ステップ毎にデコーダ出力を１ス
テップ変化させることで、13個表示素子にリニアな表示
が為され、更に、破線は制御信号LIMが“1"の場合であ
り、デコーダ出力R01〜R013の各間にデコーダ出力R014
〜R026を位置することで、デジタルデータD1〜D5の１ス
テップ毎にリニアに変化するデコーダ出力が得られ、第
３図（ロ）の如く表示素子を配列して26ステップのリニ
ア表示が行なえる。
このように、制御信号LOS,LIS,及びLIMにより、２チャ
ンネルの対数によるレベル表示と、２チャンネルのリニ
アなレベル表示と、１チャンネルで表示ステップが２倍
のリニアなレベル表示が任意に選択できる。
ンネルの対数によるレベル表示と、２チャンネルのリニ
アなレベル表示と、１チャンネルで表示ステップが２倍
のリニアなレベル表示が任意に選択できる。
（ト）発明の効果 上述の如く本発明によれば、２チャンネルのレベル表示
用集積回路を使用して、３種類の異なった表示形態を実
現できるため、ステレオのオーディオ信号のレベル表示
のみならず、シグナルメータ、あるいは、その他のリニ
ア表示等、各種方面に利用でき、レベル表示用集積回路
の汎用性が増大する利点を有する。更に、外部に接線す
る回路も減少し使い易いレベル表示用集積回路が得られ
る。
用集積回路を使用して、３種類の異なった表示形態を実
現できるため、ステレオのオーディオ信号のレベル表示
のみならず、シグナルメータ、あるいは、その他のリニ
ア表示等、各種方面に利用でき、レベル表示用集積回路
の汎用性が増大する利点を有する。更に、外部に接線す
る回路も減少し使い易いレベル表示用集積回路が得られ
る。
第１図は本発明の実施例を示すブロック図、第２図は、
第１図に示されたタイミングパルスを示すタイミング
図、第３図（イ）及び（ロ）は、表示素子の配置例を示
す図、第４図は、第１図に示されたデコーダの詳細を示
す論理図、第５図及び第６図は第１図に示されたデコー
ダの入力及び出力の特性図である。 （１）……タイミング発生回路、（２）Ａ−Ｄ変換回
路、（３）……ラッチ回路、（４）……デコーダ、
（５）（６）……表示ラッチ回路、（７）ラッチ制御回
路、（８）……表示ドライバ。
第１図に示されたタイミングパルスを示すタイミング
図、第３図（イ）及び（ロ）は、表示素子の配置例を示
す図、第４図は、第１図に示されたデコーダの詳細を示
す論理図、第５図及び第６図は第１図に示されたデコー
ダの入力及び出力の特性図である。 （１）……タイミング発生回路、（２）Ａ−Ｄ変換回
路、（３）……ラッチ回路、（４）……デコーダ、
（５）（６）……表示ラッチ回路、（７）ラッチ制御回
路、（８）……表示ドライバ。
Claims (1)
- 【請求項１】アナログ信号の大きさに応じて複数の表示
素子を点灯するレベル表示回路に於いて、複数のタイミ
ングパルスを作成するタイミングパルス発生回路と、第
１のアナログ信号と第２のアナログ信号が前記タイミン
グ信号により交互に印加されるＡ−Ｄ変換回路と、該Ａ
−Ｄ変換回路からのデジタルデータが印加されると共
に、２つの出力部を有し、制御信号に応じて第１状態で
一方の出力部から出力を発生し第２状態で両方の出力部
から出力を発生するデコーダと、前記出力部の一方の出
力をラッチする第１の表示ラッチ回路と、前記制御信号
に応じて前記出力部の一方、または他方の出力をラッチ
する第２の表示ラッチ回路と、前記第１及び第２の表示
ラッチ回路の出力が印加される２つの部分から成る表示
素子を駆動する表示ドライバから成り、第１状態におい
て前記第１及び第２の表示ラッチ回路が一方の出力部の
出力をラッチし、２つの部分から成る表示素子の各部分
が独立の表示を行い、第２状態において前記第１の表示
ラッチ回路が一方の出力部の出力をラッチし、前記第２
の表示ラッチ回路は他方の出力部の出力をラッチし、２
つの部分から成る表示素子の各部分が同時表示を行うよ
うにしたことを特徴とするレベル表示回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61187588A JPH0718896B2 (ja) | 1986-08-09 | 1986-08-09 | レベル表示回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61187588A JPH0718896B2 (ja) | 1986-08-09 | 1986-08-09 | レベル表示回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6344174A JPS6344174A (ja) | 1988-02-25 |
| JPH0718896B2 true JPH0718896B2 (ja) | 1995-03-06 |
Family
ID=16208735
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61187588A Expired - Fee Related JPH0718896B2 (ja) | 1986-08-09 | 1986-08-09 | レベル表示回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0718896B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0716741B2 (ja) * | 1990-11-02 | 1995-03-01 | 日本電装株式会社 | コルゲートフィンの製造装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0760592B2 (ja) * | 1984-08-20 | 1995-06-28 | ソニー株式会社 | レベル表示装置 |
-
1986
- 1986-08-09 JP JP61187588A patent/JPH0718896B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6344174A (ja) | 1988-02-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |