JPS6344174A - レベル表示回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、アナログ信号の大きさに応じて複数の表示素
子を点灯するレベル表示回路に関する。

（ロ）従来の技術 一般にステレオテープデツキやステレオパワーアンプ等
のレベル表示は、棒状に配列された複数の表示素子を入
力されたアナログ信号の太ききに応じて表示することに
より行なっているが、このようなレベル表示の為の集積
回路には、左チャンネルと右チャンネルのアナログ信号
を入力し、各チャンネルの表示素子を駆動するワンチッ
プタイプのものがあった。

従来のレベル表示用集積回路は、内部で作成されたタイ
ミング信号により、左チャンネルのアナログ信号と右チ
ャンネルのアナログ信号を交互に入力してＡ−Ｄ変換し
、そのＡ−Ｄ変換されたデジタルデータを左チヤンネル
用のラッチと右チャンネル用のラッチに振り分け、各々
のラッチに記憶されたデータを表示素子数と等しい信号
にデコーダで変換して出力していた。

斯上のレベル表示用集積回路は、’８４−’８５年度版
三洋半導体ハンドブックのマイクロコンピュータ、ＭＯ
３集積回路編の第７２２頁から第７２９頁に記載された
ＬＣ７５５５で実現されている。

（ハ）発明が解決しようとする問題点 しかしながら、従来のレベル表示用集積回路に内蔵され
たＡ−Ｄ変換回路は、リニアスケールによる変換方式で
あるため、デシベル表示する場合には、各チャンネルの
アナログ信号を印加する端子に対数圧縮回路を各々設け
なければならない。

一方、Ａ−Ｄ変換回路自身に対数変換特性を持たせるた
めにその回路の抵抗分割比を対数分割とした場合、デシ
ベル表示には都合が良いが、リニア表示することができ
なくなる。更に、左チャンネルの表示用出力と右チャン
ネルの表示用出力を使用して一つのアナログ信号を表示
素子数を拡大して表示することもできない。従って、汎
用性がなく使用しにくいレベル表示回路であった。

（ニ）問題点を解決するための手段 本発明は、上述した点に鑑みて為きれたものであり、複
数のタイミングパルスを作成するタイミングパルス発生
回路と、第１のアナログ信号と第２のアナログ信号がタ
イミングパルスにより交互に印加されるＡ−Ｄ変換回路
と、該Ａ−Ｄ変換回路からのデジタルデータが印加され
、該デジタルデータと略対数関係にある出力、及び、比
例関係にある出力を制御信号に従って選択的に発生する
デコーダと、前記タイミングパルスにより第１のアナロ
グ信号に対応するデコーダ出力をラッチする第１の表示
ラッチ回路及び第２のアナログ信号に対応するデコーダ
出力をラッチする第２の表示ラッチ回路と、表示素子数
の増加を指示する制御信号により前記デコーダ出力を第
１及び第２の表示ラッチ回路にラッチさせる手段とを設
けることにより、対数表示、リニア表示及び表示素子数
の拡大を選択可能としたものである。

（ホ）作用 上述の手段によれば、対数の２チャンネル表示を指示す
る制御信号が発生すると、タイミングパルスに基いてＡ
−Ｄ変換された第１のアナログ信号と第２のアナログ信
号の各々対応するデジタルデータに対して略対数関係に
あるデコーダ出力が各々異なるタイミングで第１の表示
ラッチ回路と第２の表示ラッチ回路に記憶されるため、
第１の表示ラッチ回路と第２の表示ラッチ回路に対応す
る表示素子には各々対数によるレベル表示が為される。

また、リニアの２チャンネル表示を指示する制御信号が
発生した場合には、デコーダ出力はＡ−Ｄ変換きれたデ
ジタルデータに対してリニアな関係にあり、従って第１
の表示ラッチ回路と第２の表示ラッチ回路に対応する表
示素子には各々リニアによるレベル表示が為される。更
に、表示素子数の増加を指示する制御信号が発生した場
合には、第１のアナログ信号のＡ−Ｄ変換されたデジタ
ルデータに対して２チヤンネル分の変化幅を有するリニ
アなデコーダ出力となり、このデコーダ出力が第１及び
第２の表示ラッチ回路に記憶されるため、第１及び第２
の表示ラッチ回路に対応する表示素子全部によりリニア
によるレベル表示が為される。これにより、２チヤンネ
ルの対数表示、２チヤンネルのリニア表示、あるいは、
１チヤンネルの拡大されたリニア表示が任意に選択可能
となる。

（へ）実施例 第１図は、本発明の実施例を示すブロック図であり、（
１）はタイミング発生回路、（２）はＡ−Ｄ変換回路、
（３）はラッチ回路、（４）はデコーダ、（５）（６）
は表示ラッチ回路、（７）はラッチ制御回路、（８）は
表示ドライバである。

タイミングパルス発生回路（１）は、外部接続された発
振素子で作成されたクロックパルスＣＰを分周し、その
分周出力からタイミングパルスＴ。

〜Ｔ、及びり、Ｒを作成し内部回路に供給する。

このタイミングパルスＴ　Ｉ”　Ｔ　ａ及びり、Ｒは、
第２図に示されたタイミングで発生される。即ち、タイ
ミングパルスＬ及びＲは、互いに反転きれたパルスであ
り、各タイミングパルスＬ及びＲの“１パの期間にタイ
ミングパルスＴ　Ｉ””　Ｔ　ｓが順次発生するもので
ある。

外部端子（９）には第１のアナログ信号である左チャン
ネル信号ＬＩが印加きれ、外部端子（１０）には第２の
アナログ信号である右チャンネル信号ＲＩが印加され、
これらの信号ＬＩ及びＲＩは、タイミングパルスＬ及び
Ｒで制御されるアナログゲート（１１）＜１２）を各々
介してＡ−Ｄ変換回路（２）に交互に印加される。Ａ−
Ｄ変換回路（２）は、Ｒ−２Ｒ型低抵抗路を用いタイミ
ングパルスＴ、〜Ｔ、によって発生した電圧を入力電圧
と比較する周知の逐時比較型のＡ−Ｄ変換回路であり、
変換きれたデジタルデータＤ１〜Ｄ６は、入力信号電圧
に対してリニアに変化する。このデジタルデータＤ１〜
Ｄ、は、タイミングパルスＴ６で制御されるラッチ回路
（３）に保持きれ、デコーダ（４〉の入力Ｒ１１〜ＲＩ
５に印加される。

デコーダ（４）は、入力ＲＩＩ〜ＲＩ５に印加されたデ
ジタルデータＤ１〜Ｄ、に応じて片チヤンネル１３個あ
るいは両チャンネル２６個の表示素子の点灯及び消灯を
指示する信号を出力するものであり、制御信号ＬＯ８，
ＬＩＳ、及び、ＬＩＭによって機能及び出力形態が切換
えられる。制御信号ＬＯ５が印加された場合、デジタル
データＤ。

〜Ｄ６の変化に対して略対数関係にあるデコーダ出力Ｒ
６１〜Ｒ，１３が出力され、制御信号Ｉ、ＩＳが印加さ
れた場合、デジタルデータＤ１〜Ｄ６の変化に対してリ
ニアな関係にあるデコーダ出力Ｒ８１〜Ｒ０１３が出力
きれ、更に制御信号ＬＩＭが印加された場合には、制御
信号ＬＩＳによるデコーダ出力Ｒ８１〜ＲＯ１３の他に
、デジタルデータＤ１〜Ｄ、の変化に対してリニアな関
係にあるデコーダ出力Ｒ８１４〜Ｒ０２６が出力される
。制御信号ＬＯ３，ＬＩＳ、及び、ＬＩＭは第１図の如
く外部端子（１３）を介して印加してもよいし、内部で
作成してもよい。

表示ラッチ回路（５）は、ラッチ制御回路（７）からの
ラッチパルスＬＰＬにより、デコーダ出力Ｒ０１〜Ｒｏ
ｌ　３の信号を取り込み記憶するものであり、左チャン
ネルのレベル表示を行う１３個の表示素子の点灯及び消
灯を指示する信号を保持する。一方、表示ラッチ回路（
６）は、ラッチ人力Ａ及びＢを有し、ラッチパルスＬＰ
、により、ラッチ人力Ａに印加されたデコーダ出力ＲＯ
Ｉ〜Ｒｏ　１３を取り込み、ラッチパルスＬＰにより、
ラッチ人力Ｂに印加されたデコーダ出力Ｒ０１４〜Ｒ，
２６を取り込むものであり、右チャンネルのレベル表示
を行う１３個の表示素子の点灯及び消灯を指示する信号
を保持する。ラッチ制御回路（７）は、タイミングパル
スＴ、、Ｌ、及びＲと制御信号ＬＩＭによってラッチパ
ルスＬＰＬ、ＬＰ　、ＬＰｔを発生するものであり、制
御信号ＬＩＭが“０′”の場合には、タイミングパルス
Ｌが“１”の状態、即ち、左チャンネルの信号がＡ−Ｄ
変換きれそのデジタルデータＤ、〜Ｄ８に基いたデコー
ダ出力Ｒ８１〜Ｒｏ１３が出力されているときタイミン
グパルスＴ、によってラッチパルスＬＰＬを発生し、表
示ラッチ回路（５）に左チャンネルに対応するデコーダ
出力Ｒ８１〜Ｒ０１３をラッチさせ、また、タイミング
パルスＲが“１′の状態では、タイミングパルスＴ６に
よりラッチパルスＬＰえを発生し表示ラッチ回路（６）
に右チャンネルに対応するデコーダ出力Ｒ０１〜Ｒ，１
３をラッチさせる。一方、制御信号ＬＩＭが′１′”の
場合には、タイミングパルスＴ６によりラッチパルスＬ
ＰＬ及ヒＬＰが発生し、表示ラッチ回路（５）にはデコ
ーダ出力Ｒ，１〜Ｒ０１３がラッチされ、表示ラッチ回
路（６）にはデコーダ出力Ｒ８１４〜Ｒ０２６がラッチ
される。尚、制御信号ＬＩＭを“１″とする際には外部
端子（９）及び（１０）に同じアナログ信号を印加して
おく。

表示ドライバ（８）は、例えば液晶で作られた表示素子
を１７２デユーテイのダイナミック駆動する液晶駆動回
路であり、共通電極Ｃｏｍ　１を選択しているときには
表示ラッチ回路（５）からの出力に基いて駆動信号Ａ　
Ｄ　１〜ＡＤ１３を出力し、共通電極Ｃｏｍ　２を選択
しているときには表示ラッチ回路（６）からの出力に基
いて駆動信号ＡＤＩ〜ＡＤＩ３を出力する。従って、左
及び右チャンネルのしベル表示を行う場合には、第３図
（イ）に示す如く表示素子のセグメントを接続し、各セ
グメントに駆動信号ＡＤＩ〜ＡＤ１３を印加し、一方、
表示素子数を拡大してリニアなレベル表示を単一チャン
ネルで行う場合には、第３図（ロ）の如く駆動信号ＡＤ
Ｉ　〜ＡＤ１３及び共通電極Ｃｏｍ　１及びＣｏｍ　２
を接続する。

ところで、第１図に示されたデコーダ（４）は、第４図
に示される如く、ＡＮＤ−ＯＲＲＯＭで構成されている
。入力ＲＩＩ〜ＲＩ５に印加されたデジタルデータＤ　
Ｉ”　Ｄ　ｓの数値により、３１本のラインの中から数
値に一致するラインがＡＮＤ部（１４）に於いて選択き
れ、その選択されたラインによりＯＲ部（１５）から多
数のＯＲ出力が発生される。ＯＲ出力は４種類のパター
ンから成り、ライン（１６〉はデジタルデータＤ１〜Ｄ
、の数値に対して対数関係で出力されるように設定され
、ライン（１７）（１８）はデジタルデータＤ、〜Ｄ６
の偶数値に対応してリニアに出力されるよう設定され、
また、うオン（１９）は、デジタルデータＤ１〜Ｄ、の
奇数値に対してリニアに出力されるよう設定されている
。

これらのライン（１６）（１７）（１８）（１９）は、
制御信号ＬＯ３，ＬＩＳ、及び、ＬＩＭによって選択的
に出力される。即ち、制御信号ＬＯ３により、ライン（
１６）がデコーダ出力Ｒ，１〜Ｒｏｌ　３として出力き
れ、制御信号ＬＩＳにより、ライン（１７）がデコーダ
出力ＲＯＩ〜Ｒ０１３として出力され、制御信号ＬＩＭ
により、ライン（１９）がデコーダ出力Ｒｏｌ〜Ｒ０１
３として出力されると共にライン（１８）がデコーダ出
力Ｒ０１４〜Ｒ０２６として出力される。

そこで、制御信号ＬＯ８が“１”となったときのデジタ
ルデータＤ　Ｉ”’　Ｄ　ａとデコーダ出力Ｒ０１〜Ｒ
０１３の関係を第５図に示し、制御信号ＬＩＳあるいは
ＬＩＭが“１″となったときの関係を第６図に示す。第
５図に示される如く、デコーダ出力ＲＯＩ　〜ＲＯ１３
は、デジタルデータＤ　Ｉ”　Ｄ　ｇの数値が１．２，
３，４，６，７，９，１０，１１゜１４、１８．２５．
３１、のときステップすることにより近似的に対数特性
を得ている。また、第６図に示された実線は、制御信号
ＬＩＳが１”の場合であり、デジタルデータＤ　ｌ””
　Ｄ　＊の２ステツプ毎にデコーダ出力を１ステツプ変
化させることで、１３個表示素子にリニアな表示が為き
れ、更に、破線は制御信号ＬＩＭが“１”の場合であり
、デコーダ出力Ｒ８１〜Ｒ０１３の各間にデコーダ出力
Ｒ０１４〜Ｒ０２６を位置することで、デジタルデータ
Ｄ、〜Ｄ６の１ステツプ毎にリニアに変化するデコーダ
出力が得られ、第３図（ロ）の如く表示素子を配列して
２６ステツプのリニア表示が行なえる。

このように、制御信号ＬＯ３，ＬＩＳ、及びＬＩＭによ
り、２チヤンネルの対数によるレベル表示と、２チヤン
ネルのリニアなレベル表示と、１チヤンネルで表示ステ
ップが２倍のリニアなレベル表示が任意に選択できる。

（ト）発明の効果 上述の如く本発明によれば、２チヤンネルのレベル表示
用集積回路を使用して、３種類の異なった表示形態を実
現できるため、ステレオのオーディオ信号のレベル表示
のみならず、シグナルメータ、あるいは、その他のリニ
ア表示等、各種方面に利用でき、レベル表示用集積回路
の汎用性が増大する利点を有する。更に、外部に接線す
る回路も減少し使い易いレベル表示用集積回路が得られ
る。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロック図、第２図は、
第１図に示されたタイミングパルスを示すタイミング図
、第３図（イ）及び（ロ）は、表示素子の配置例を示す
図、第４図は、第１図に示されたデコーダの詳細を示す
論理図、第５図及び第６図は第１図に示きれたデコーダ
の入力及び出力の特性図である。 （１）・・・タイミング発生回路、　（２）・・・Ａ−
Ｄ変換回路、　〈３〉・・・ラッチ回路、　（４）・・
・デコーダ、（５）（６）・・・表示ラッチ回路、　（
７）・・・ラッチ制御回路、　（８）・・・表示ドライ
バ。 出願人　三洋電機株式会社外１名 代理人　弁理士　西野卓嗣　外１名 −０−噌め〜−＋Ｎ ＱＱｅｌ　　　　　　　　　ＱＱＱＱ　　”＜＜（＜（
（（リリ 第２　図 １１３　国　（イ） 第４　図 １２３４　Ｓ　６７１Ｍ　＋０１１１２　　　　　２４
ＲＺ＆ｎ２ｔＮ釦３１第５図 第　６　図 ≧０ フＬ−ｌ

Claims (1)

【特許請求の範囲】
1. １、アナログ信号の大きさに応じて複数の表示素子を点
   灯するレベル表示回路に於いて、複数のタイミングパル
   スを作成するタイミングパルス発生回路と、第１のアナ
   ログ信号と第２のアナログ信号が前記タイミング信号に
   より交互に印加されるＡ−Ｄ変換回路と、該Ａ−Ｄ変換
   回路からのデジタルデータが印加され、該デジタルデー
   タと略対数関係にある出力、及び、比例関係にある出力
   を制御信号に従って選択的に発生するデコーダと、前記
   第１のアナログ信号と第２のアナログ信号を交互に取り
   込む前記タイミング信号により第１のアナログ信号に対
   応するデコーダ出力をラッチする第１の表示ラッチ回路
   及び第２のアナログ信号に対応するデコーダ出力をラッ
   チする第２の表示ラッチ回路と、表示素子数の増加を指
   示する制御信号により前記デコーダ出力を第１及び第２
   の表示ラッチ回路にラッチさせる手段とを設けたことを
   特徴とするレベル表示回路。