JPS62176326A - プルアツプ,プルダウン抵抗の一体化のセル - Google Patents
プルアツプ,プルダウン抵抗の一体化のセルInfo
- Publication number
- JPS62176326A JPS62176326A JP61018668A JP1866886A JPS62176326A JP S62176326 A JPS62176326 A JP S62176326A JP 61018668 A JP61018668 A JP 61018668A JP 1866886 A JP1866886 A JP 1866886A JP S62176326 A JPS62176326 A JP S62176326A
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- 230000010354 integration Effects 0.000 claims 1
- 238000005259 measurement Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 6
- 230000003068 static effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 206010011878 Deafness Diseases 0.000 description 1
- 231100000895 deafness Toxicity 0.000 description 1
- 208000016354 hearing loss disease Diseases 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、セミカスタムICの入出力セルにおけるプル
アップ、プルダウン抵抗付の入出力セルに関する。
アップ、プルダウン抵抗付の入出力セルに関する。
本発明は、プルアップ、プルダウン抵抗混在のセミカス
タムICにおいて、入出力セルに、プルアップ、プルダ
ウン抵抗を一体化することによりプルアップ、プルダウ
ン抵抗?選択信号により選択が可能となり、(1!MO
8・工0 の良否ケわける静止電流特性な容易に行なう
ことができる。
タムICにおいて、入出力セルに、プルアップ、プルダ
ウン抵抗を一体化することによりプルアップ、プルダウ
ン抵抗?選択信号により選択が可能となり、(1!MO
8・工0 の良否ケわける静止電流特性な容易に行なう
ことができる。
従来、プルアップ抵抗付入出力セルは第2図のようにP
チャネルトランジスタ6のゲートにマイナスの電圧シか
け、ソース側にvf1+)を加えたもの。
チャネルトランジスタ6のゲートにマイナスの電圧シか
け、ソース側にvf1+)を加えたもの。
プルダウン抵抗付入出力セルけfa3図のようにドチャ
ネルトランジスタ8のゲートにプラスの電圧をかけソー
ス側にVss 9を加え友ものh1知られてい九〇 〔発明が解決しようとする問題点〕 しかし、従来のプルアップ、プルダウン抵抗寸の入出力
セルを用い几工0では、プルアップ、プルダウン抵抗が
混在するときに、0M0E・XCの場合では○MOEI
・工Cの良否をわける静止電流測定が難しいという問題
点を有していた。
ネルトランジスタ8のゲートにプラスの電圧をかけソー
ス側にVss 9を加え友ものh1知られてい九〇 〔発明が解決しようとする問題点〕 しかし、従来のプルアップ、プルダウン抵抗寸の入出力
セルを用い几工0では、プルアップ、プルダウン抵抗が
混在するときに、0M0E・XCの場合では○MOEI
・工Cの良否をわける静止電流測定が難しいという問題
点を有していた。
そこで、本発明は従来のこのような問題点シ解決するt
め、プルアップ、プルダウン抵抗混在のICでも、プル
アップ、プルダウン抵抗を選択信号により選択すること
で容易に静止電流測定?行なうことな目的としている。
め、プルアップ、プルダウン抵抗混在のICでも、プル
アップ、プルダウン抵抗を選択信号により選択すること
で容易に静止電流測定?行なうことな目的としている。
上記問題点な解決するために、本発明のプルアップ、プ
ルダウン抵抗けの一体化セルは、セミカスタムICの入
出力セルにおいて、前記入出力セルのプルアップ、プル
ダウン抵抗な同一セル内に組み入れ、選択信号により切
替ることを特徴とする。
ルダウン抵抗けの一体化セルは、セミカスタムICの入
出力セルにおいて、前記入出力セルのプルアップ、プル
ダウン抵抗な同一セル内に組み入れ、選択信号により切
替ることを特徴とする。
上記のように構成され次プルアップ、プルダウン抵抗け
の入出力セルに選択信号を与えること忙より、プルアッ
プ、プルダウン抵抗な使いわけることがで弾、かつ1選
択信号の切替により入力に「H」レベルと「L」レベル
の信号な加えることができるのでちる。
の入出力セルに選択信号を与えること忙より、プルアッ
プ、プルダウン抵抗な使いわけることがで弾、かつ1選
択信号の切替により入力に「H」レベルと「L」レベル
の信号な加えることができるのでちる。
以下に本発明の実施例な図面にもとづいて説明する。
第1図において、Pチャネルトランジスタ1゜2シ直列
に接続し、またNチャネルトランジスタ3.4も同様に
直列だ接続する。PチャネルトランジスタとNチャネル
トランジスタの接続部には入力ま几は出力信44101
を接続する。前記の内側のPチャネルトランジスタ2.
Nチャネルトランジスタ3のゲートには、共通の選択信
号102?接続し、残りのPチャネルトランジスタ1に
は、マイナスの電圧シかけてb4、Nチャネルトランジ
スタ4には、プラスの電圧をかけて訃く、プルアップの
入出力として使用する場合は、前記の選択信号にマイナ
スな加えることにより、Pチャネルトランジスタ2けオ
ンとなり、Nチャネルトランジスタ3けオフとなり、プ
ルアップの機能?果たすことになり、ま念プルダウンと
して使用する場合は選択信号にプラス?加えることで、
前記とけ逆の動作をすることになる。これにより、プル
アップ、プルダウン抵抗が混在する回路では、第4図の
ように接続することで、プルアップ抵抗、プルダウン抵
抗なわけることh;でき、容易f静止電流測定を行なう
ことb;できる。
に接続し、またNチャネルトランジスタ3.4も同様に
直列だ接続する。PチャネルトランジスタとNチャネル
トランジスタの接続部には入力ま几は出力信44101
を接続する。前記の内側のPチャネルトランジスタ2.
Nチャネルトランジスタ3のゲートには、共通の選択信
号102?接続し、残りのPチャネルトランジスタ1に
は、マイナスの電圧シかけてb4、Nチャネルトランジ
スタ4には、プラスの電圧をかけて訃く、プルアップの
入出力として使用する場合は、前記の選択信号にマイナ
スな加えることにより、Pチャネルトランジスタ2けオ
ンとなり、Nチャネルトランジスタ3けオフとなり、プ
ルアップの機能?果たすことになり、ま念プルダウンと
して使用する場合は選択信号にプラス?加えることで、
前記とけ逆の動作をすることになる。これにより、プル
アップ、プルダウン抵抗が混在する回路では、第4図の
ように接続することで、プルアップ抵抗、プルダウン抵
抗なわけることh;でき、容易f静止電流測定を行なう
ことb;できる。
本発明け、以上説明し友ように、プルアップ。
プルダウン抵抗性の入出力セルに、選択信号、及びトラ
ンジスタシ加えることによって、容易に静止電流測定ケ
行なえるという効果がある。
ンジスタシ加えることによって、容易に静止電流測定ケ
行なえるという効果がある。
本発明は静止電流測定だけを容易にするだけでなく、セ
ミカスタムXOKとって必要な多機能、多目的を次の第
1図、第5図〜第6図に示すように満之すこ〆h;でき
る。第1図、f45図は、個々の入出力セルとして用い
られることな示している。
ミカスタムXOKとって必要な多機能、多目的を次の第
1図、第5図〜第6図に示すように満之すこ〆h;でき
る。第1図、f45図は、個々の入出力セルとして用い
られることな示している。
個々の入出力セルとしてプルアップ、プルダウン、ノー
マルと3通りの状態なとることhZできる。
マルと3通りの状態なとることhZできる。
プルアップとして用いる場合は第1図において選択信号
にマイナスの電圧な加えてお鎗、プルダウンとして用い
る場合は前記選択信号にプラスの電圧を加えておくこと
により使用でき、また、ノーマル状態として使用する場
合は第5図のように。
にマイナスの電圧な加えてお鎗、プルダウンとして用い
る場合は前記選択信号にプラスの電圧を加えておくこと
により使用でき、また、ノーマル状態として使用する場
合は第5図のように。
選択信号により動作するトランジスタ2個を個々にわけ
て、Pチャネルタのトランジスタにはプラスの電圧な加
えてかき、Nチャネル側のトランジスタにはマイナスの
電圧?加えておくことKより、プルアップ、プルダウン
の動作を行なわずノーマルな状態として使用h−可能で
ちる。
て、Pチャネルタのトランジスタにはプラスの電圧な加
えてかき、Nチャネル側のトランジスタにはマイナスの
電圧?加えておくことKより、プルアップ、プルダウン
の動作を行なわずノーマルな状態として使用h−可能で
ちる。
ま念、ダミー人力として使用する場合す、第6図に示し
である。入力としてrH4gん」の入力hζ必要な場合
には、fl<6図の選択信号をマイナスの電圧にして使
用し、ま友、入力信号なr Low Jとするなら、プ
ラスの電圧な選択信号に加えればダミー人力としても使
用hz可能である。
である。入力としてrH4gん」の入力hζ必要な場合
には、fl<6図の選択信号をマイナスの電圧にして使
用し、ま友、入力信号なr Low Jとするなら、プ
ラスの電圧な選択信号に加えればダミー人力としても使
用hz可能である。
第1図は1本発明にかかるプルアップ、プルダウン抵抗
付入力の回路図。 第2図及び第3図は従来のプルアップ、及びプルダウン
抵抗性の入力回路図。 第4図は1本発明のプルアップ、プルダウン抵抗付人カ
シ利用し次入力側回路図。 第5図及び第6図は1本発明シ応用し念回路図で、第5
図がノーマル状聾の回路図、第6図六tダミー人力とし
ての回路図でちる。 1、2.6・・・・・・Pチャネルトランジスタ5、4
.8・・・・・・Nチャネルトランジスタ101゜11
0 、112・・・・・・入力信号102・・・・・・
選択信号 以 上 出1[人 セイコーエプソン株式会社 殉12 10′8 詰30
付入力の回路図。 第2図及び第3図は従来のプルアップ、及びプルダウン
抵抗性の入力回路図。 第4図は1本発明のプルアップ、プルダウン抵抗付人カ
シ利用し次入力側回路図。 第5図及び第6図は1本発明シ応用し念回路図で、第5
図がノーマル状聾の回路図、第6図六tダミー人力とし
ての回路図でちる。 1、2.6・・・・・・Pチャネルトランジスタ5、4
.8・・・・・・Nチャネルトランジスタ101゜11
0 、112・・・・・・入力信号102・・・・・・
選択信号 以 上 出1[人 セイコーエプソン株式会社 殉12 10′8 詰30
Claims (1)
- (1)セミカスタムICの入出力セルにおいて、前記入
出力セルのプルアップ、プルダウンを同一セル内に組み
、プルアップ、プルダウン抵抗を選択使用することを特
徴とするプルアップ、プルダウン抵抗の一体化セル。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61018668A JPS62176326A (ja) | 1986-01-30 | 1986-01-30 | プルアツプ,プルダウン抵抗の一体化のセル |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61018668A JPS62176326A (ja) | 1986-01-30 | 1986-01-30 | プルアツプ,プルダウン抵抗の一体化のセル |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62176326A true JPS62176326A (ja) | 1987-08-03 |
Family
ID=11977984
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61018668A Pending JPS62176326A (ja) | 1986-01-30 | 1986-01-30 | プルアツプ,プルダウン抵抗の一体化のセル |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62176326A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02301326A (ja) * | 1989-05-16 | 1990-12-13 | Mitsubishi Electric Corp | 半導体集積回路の入力回路 |
JPH06152352A (ja) * | 1992-11-09 | 1994-05-31 | Mitsubishi Electric Corp | 半導体集積回路 |
US6831488B1 (en) | 2003-09-05 | 2004-12-14 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device having an active pull-up/pull-down circuit |
KR100670672B1 (ko) | 2004-11-02 | 2007-01-17 | 주식회사 하이닉스반도체 | 반도체메모리소자 |
-
1986
- 1986-01-30 JP JP61018668A patent/JPS62176326A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02301326A (ja) * | 1989-05-16 | 1990-12-13 | Mitsubishi Electric Corp | 半導体集積回路の入力回路 |
JPH06152352A (ja) * | 1992-11-09 | 1994-05-31 | Mitsubishi Electric Corp | 半導体集積回路 |
US6831488B1 (en) | 2003-09-05 | 2004-12-14 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device having an active pull-up/pull-down circuit |
KR100670672B1 (ko) | 2004-11-02 | 2007-01-17 | 주식회사 하이닉스반도체 | 반도체메모리소자 |
US7663399B2 (en) | 2004-11-02 | 2010-02-16 | Hynix Semiconductor, Inc. | Semiconductor memory device having output drive and delay unit |
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