JPS62174859A - デ−タ多重転送装置 - Google Patents
デ−タ多重転送装置Info
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- JPS62174859A JPS62174859A JP1713886A JP1713886A JPS62174859A JP S62174859 A JPS62174859 A JP S62174859A JP 1713886 A JP1713886 A JP 1713886A JP 1713886 A JP1713886 A JP 1713886A JP S62174859 A JPS62174859 A JP S62174859A
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- JP
- Japan
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- data
- bit
- memory
- modules
- mbit
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- Pending
Links
- 239000000872 buffer Substances 0.000 claims abstract description 19
- 230000005540 biological transmission Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000014759 maintenance of location Effects 0.000 description 2
- 238000012790 confirmation Methods 0.000 description 1
Landscapes
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデータ転送装置に関し、特に２つのモジュール
間のデータ多重転送装置に関する。
間のデータ多重転送装置に関する。
従来この種のデータ転送装置はｍ ｂｉｔのデータ入出
力の能力を持つメモリを有する２つのモジュール間のデ
ータ転送はｍ ｂｉｔで行なっていた。
力の能力を持つメモリを有する２つのモジュール間のデ
ータ転送はｍ ｂｉｔで行なっていた。
上述した従来のデータ転送装置は、ｍ ｂｉｔのデータ
入出力の能力を持つメモリを有する場合には２つのモジ
ュール間のデータ転送もｍ ｂｉｔで行なっているので
、メモリのデータ入出力の能力があがると２つのモジュ
ール間のインタフェース線カふえるという問題点がある
。
入出力の能力を持つメモリを有する場合には２つのモジ
ュール間のデータ転送もｍ ｂｉｔで行なっているので
、メモリのデータ入出力の能力があがると２つのモジュ
ール間のインタフェース線カふえるという問題点がある
。
本発明のデータ多重転送装置は、メモリから出力される
ＷＬｂｉｔのデータを一担保持し、このｍｂｉ ｔノデ
ータをｍｂｉｔよりも少ないｎ ｂｉｔずつのデータと
して扉／ｎ回に分けて相手側モジュールへ送るための送
信レジスタ・バッファと相手側モジュールから送られて
きたｎ ｂｉｔのデータを保持しながらｒＩＬＺｒＬ回
受け、ｒｎ ｂｉｔのデータとしてメモリへ入力するだ
めの受信レジスタ・バッファと、扉ｂｉｔのデータを２
つのモジュール間をｚｂｉｔ−７”つ扉／ｎ回に分けて
転送するための制御を行なうコントローラとを有してい
る。
ＷＬｂｉｔのデータを一担保持し、このｍｂｉ ｔノデ
ータをｍｂｉｔよりも少ないｎ ｂｉｔずつのデータと
して扉／ｎ回に分けて相手側モジュールへ送るための送
信レジスタ・バッファと相手側モジュールから送られて
きたｎ ｂｉｔのデータを保持しながらｒＩＬＺｒＬ回
受け、ｒｎ ｂｉｔのデータとしてメモリへ入力するだ
めの受信レジスタ・バッファと、扉ｂｉｔのデータを２
つのモジュール間をｚｂｉｔ−７”つ扉／ｎ回に分けて
転送するための制御を行なうコントローラとを有してい
る。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図であり、ｍ＝１
６、ル＝８、ｍ／ｒＬ＝２の場合を示す。ＤＭＡ回路１
０ａはまずメモリ９ａに対し１６ｂｉｔのデータをＢ
ｂｉｔデータバス６ａ、７ａに出力する指示と、タイミ
ングコントロール回路５ａに対しデータ送信指示を行な
う。ＤＭＡ回路ｔＯａはメモリ９ａからの出力データの
確定後送信レジスタバッファｌａ、２ａに同時に８ ｂ
ｉｔデータバス６ａ、７ａのデータ保持指示を出しメモ
リ９ａに対しデータの出力指示をやめる。タイミングコ
ントロール回路５ａは送信レジスタバッファ１ａに８
ｂｉｔパラレルインタフェース８へのデータ出力指示、
相手側モジュールの受信レジスタバッファ３ｂＫ８ｂｉ
ｔパラレルインタフエース８のデータ保時指示を出し、
９ ｂｉｔのデータ転送を終える。次にタイミングコン
トロール回路５ａは送信レジスタ・バッファ２１に８ｂ
ｉｔパラレルインタフエースへのデータ出力指示、相手
側モジュールの受信レジスタバッファ４ｂＫ８ｂｉｔパ
ラレルインタフエース８のデータ保時指示を出し、残り
８ｂｉｔのデータ転送を終える。ＤＭＡ回路１０ａは相
手側モジュールのＤＭＡ回路ｔａｂに対し１６ ｂｉｔ
データのデータ送信終了指示を出し、ＤＭＡ回路１０ｂ
は受信レジスタバッファ３ｂ、４ｂに同時に８ ｂｉｔ
データバス６ｂ。
６、ル＝８、ｍ／ｒＬ＝２の場合を示す。ＤＭＡ回路１
０ａはまずメモリ９ａに対し１６ｂｉｔのデータをＢ
ｂｉｔデータバス６ａ、７ａに出力する指示と、タイミ
ングコントロール回路５ａに対しデータ送信指示を行な
う。ＤＭＡ回路ｔＯａはメモリ９ａからの出力データの
確定後送信レジスタバッファｌａ、２ａに同時に８ ｂ
ｉｔデータバス６ａ、７ａのデータ保持指示を出しメモ
リ９ａに対しデータの出力指示をやめる。タイミングコ
ントロール回路５ａは送信レジスタバッファ１ａに８
ｂｉｔパラレルインタフェース８へのデータ出力指示、
相手側モジュールの受信レジスタバッファ３ｂＫ８ｂｉ
ｔパラレルインタフエース８のデータ保時指示を出し、
９ ｂｉｔのデータ転送を終える。次にタイミングコン
トロール回路５ａは送信レジスタ・バッファ２１に８ｂ
ｉｔパラレルインタフエースへのデータ出力指示、相手
側モジュールの受信レジスタバッファ４ｂＫ８ｂｉｔパ
ラレルインタフエース８のデータ保時指示を出し、残り
８ｂｉｔのデータ転送を終える。ＤＭＡ回路１０ａは相
手側モジュールのＤＭＡ回路ｔａｂに対し１６ ｂｉｔ
データのデータ送信終了指示を出し、ＤＭＡ回路１０ｂ
は受信レジスタバッファ３ｂ、４ｂに同時に８ ｂｉｔ
データバス６ｂ。
７ｂにデータを出力する指示を行なう。受信レジスタ・
バッファ３ｂ、４ｂからの出力データの確定後メモＩＪ
９ ｂに対し、１５ ｂｉｔのデータの格納指示を出
す。この後、ＤＭＡ回路１０ｂは相手側モジ、：Ｌ−ル
のＤＭＡ回路１０ａに対し、１６ ｂｉｔのデータ受信
終了指示を出し、モジエールａからモジュールｂへのｆ
３ ｂｉｔパラレル・インタフェース８による１ ６
ｂｉｔデータ転送は完了する。この後さらにデータがあ
ｎば前記動作を繰り返す。
バッファ３ｂ、４ｂからの出力データの確定後メモＩＪ
９ ｂに対し、１５ ｂｉｔのデータの格納指示を出
す。この後、ＤＭＡ回路１０ｂは相手側モジ、：Ｌ−ル
のＤＭＡ回路１０ａに対し、１６ ｂｉｔのデータ受信
終了指示を出し、モジエールａからモジュールｂへのｆ
３ ｂｉｔパラレル・インタフェース８による１ ６
ｂｉｔデータ転送は完了する。この後さらにデータがあ
ｎば前記動作を繰り返す。
以上説明したように本発明は、メモリのデータ入出力の
能力はｍ ｂｉｔのままで、２つのモジュール間のデー
タ転送をｍｂｉｔより少ないルｂｉｔで行なうことによ
りメモリのデータ入出力の能力を落とさずに２つのモジ
ュール間のインタフェース線を減少させることができる
効果がある。
能力はｍ ｂｉｔのままで、２つのモジュール間のデー
タ転送をｍｂｉｔより少ないルｂｉｔで行なうことによ
りメモリのデータ入出力の能力を落とさずに２つのモジ
ュール間のインタフェース線を減少させることができる
効果がある。
第１図は本発明のデータ多重転送装置の一実施例を示す
ブロック図である。 ｌａ、ｌｂ、２ａ、２ｂ・−・・−８ｂｉｔ送信ｖジｘ
、ター バッファ、３ａ、３ｂ、４ａ、４ｂ・−・・・
−８ｂｉｔ受信レジスタ・バッフ ７．５ ａ 、 ５
ｂ・・・・・・コントロール回路、６＆、６ｂ、７＆
、７ｂ−−−−−−８ｂｉｔデータバス、８・・・・・
・８ｂｉｔパラレル・インタフェース、９ａ、９ｂ・・
・・・・ｘ’・ ゞ 代理人 弁理士 内 原 ヨ、 ノ＼、−一ノ
ブロック図である。 ｌａ、ｌｂ、２ａ、２ｂ・−・・−８ｂｉｔ送信ｖジｘ
、ター バッファ、３ａ、３ｂ、４ａ、４ｂ・−・・・
−８ｂｉｔ受信レジスタ・バッフ ７．５ ａ 、 ５
ｂ・・・・・・コントロール回路、６＆、６ｂ、７＆
、７ｂ−−−−−−８ｂｉｔデータバス、８・・・・・
・８ｂｉｔパラレル・インタフェース、９ａ、９ｂ・・
・・・・ｘ’・ ゞ 代理人 弁理士 内 原 ヨ、 ノ＼、−一ノ
Claims (1)
- １回のアクセスでｍｂｉｔのデータ入出力の能力を持つ
メモリを有する２つのモジュール間のメモリからメモリ
へのデータ転送を行なう装置において、メモリから出力
されるｍｂｉｔのデータを一旦保持し、このｍｂｉｔの
データをｍｂｉｔよりも少ないｎｂｉｔずつのデータと
してｍ／ｎ回に分けて相手側モジュールへ送るための送
信レジスタバッファと、相手側モジュールから送られて
きたｎｂｉｔのデータを保持しながらｍ／ｎ回受け、ｍ
ｂｉｔのデータとしてメモリへ入力するための受信レジ
スタバッファと、ｍｂｉｔのデータを２つのモジュール
間をｎｂｉｔずつｍ／ｎ回に分けて転送するための制御
を行なうコントローラとを有し、メモリのデータ入出力
の能力はｍｂｉｔのままで、２つのモジュール間のデー
タ転送をｍｂｉｔより少ないｎｂｉｔで行なうことによ
り、メモリのデータ入出力の能力を落とさずに２つのモ
ジュール間のインタフェース線を減少させることを特徴
とするデータ多重転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1713886A JPS62174859A (ja) | 1986-01-28 | 1986-01-28 | デ−タ多重転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1713886A JPS62174859A (ja) | 1986-01-28 | 1986-01-28 | デ−タ多重転送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62174859A true JPS62174859A (ja) | 1987-07-31 |
Family
ID=11935655
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1713886A Pending JPS62174859A (ja) | 1986-01-28 | 1986-01-28 | デ−タ多重転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62174859A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02273853A (ja) * | 1989-04-17 | 1990-11-08 | Fujitsu Ltd | データ転送方式 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56166568A (en) * | 1980-05-27 | 1981-12-21 | Nec Corp | Information processor |
-
1986
- 1986-01-28 JP JP1713886A patent/JPS62174859A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56166568A (en) * | 1980-05-27 | 1981-12-21 | Nec Corp | Information processor |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02273853A (ja) * | 1989-04-17 | 1990-11-08 | Fujitsu Ltd | データ転送方式 |
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