JPS62168071A - I.cソケツトへのi.cの装着検査方法 - Google Patents
I.cソケツトへのi.cの装着検査方法Info
- Publication number
- JPS62168071A JPS62168071A JP61008827A JP882786A JPS62168071A JP S62168071 A JPS62168071 A JP S62168071A JP 61008827 A JP61008827 A JP 61008827A JP 882786 A JP882786 A JP 882786A JP S62168071 A JPS62168071 A JP S62168071A
- Authority
- JP
- Japan
- Prior art keywords
- socket
- terminal
- terminals
- block
- blocks
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000007689 inspection Methods 0.000 title claims description 7
- 238000000034 method Methods 0.000 title claims description 7
- 239000000758 substrate Substances 0.000 abstract description 4
- 230000003287 optical effect Effects 0.000 abstract 1
- 238000003780 insertion Methods 0.000 description 4
- 230000037431 insertion Effects 0.000 description 4
- 239000003822 epoxy resin Substances 0.000 description 3
- 229920000647 polyepoxide Polymers 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- QAOWNCQODCNURD-UHFFFAOYSA-N sulfuric acid Substances OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 3
- 230000009977 dual effect Effects 0.000 description 2
- 238000011161 development Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 238000010998 test method Methods 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
Landscapes
- Testing Of Short-Circuits, Discontinuities, Leakage, Or Incorrect Line Connections (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の技術分野]
この発明は、I.CがI.Cソケットに確実に装着され
ているか否かを確実に判別するI.CソケットのI.C
の装着検査方法に関する。
ているか否かを確実に判別するI.CソケットのI.C
の装着検査方法に関する。
[発明の技術的背景]
近年の半導体技術の発展により、半導体集積回路(1,
C)は、電子装置の多機能化及び小型化を図るために、
各種の電子装置に用いられている。
C)は、電子装置の多機能化及び小型化を図るために、
各種の電子装置に用いられている。
例えば半導体チップがパッケージ内に封止されたデュア
ル・インライン・パッケージ(DIR)型のI.Cは、
通常基板に直接接続されて用いられていることが多い。
ル・インライン・パッケージ(DIR)型のI.Cは、
通常基板に直接接続されて用いられていることが多い。
しかしながら、このようにI.Cを基板に直接固定した
場合には、容易にI。
場合には、容易にI。
Cを取り外すことが困難となっている。
そこで、例えば容易にI.Cの交換を可能として基板に
実装する場合、あるいは、I.Cを一時的に固定して、
順次多くのI.Cを加工する場合には、I.Cの着脱を
自在に行なうことができるI.Cソケットを基板に固定
して、このI.CソケットにI.Cを装着することによ
り、I.Cの取り外しを容易に行なうようにしていた。
実装する場合、あるいは、I.Cを一時的に固定して、
順次多くのI.Cを加工する場合には、I.Cの着脱を
自在に行なうことができるI.Cソケットを基板に固定
して、このI.CソケットにI.Cを装着することによ
り、I.Cの取り外しを容易に行なうようにしていた。
このように、I.CがI.Cソケットに装着されて用い
られている場合に、I.CがI.CソケットにHeされ
ているか否かの判別は、目視により行なわれていた。こ
のため、I.CのI.Cソケットへの装着ミスが発生す
るおそれがあり、例えば、I.CをI.Cソケットに装
着してI.Cを検査する場合には、I.CのI.Cソケ
ットへの未装着により、検査が確実に行なわれないとい
う不具合が生じることになる。
られている場合に、I.CがI.CソケットにHeされ
ているか否かの判別は、目視により行なわれていた。こ
のため、I.CのI.Cソケットへの装着ミスが発生す
るおそれがあり、例えば、I.CをI.Cソケットに装
着してI.Cを検査する場合には、I.CのI.Cソケ
ットへの未装着により、検査が確実に行なわれないとい
う不具合が生じることになる。
また、エポキシ樹脂で封止されたI.CをI。
Cソケットに装着することでI.Cを固定して、熱濃硫
酸をエポキシ樹脂の所定の位置に噴出させることにより
、エポキシ樹脂を溶解させて、■。
酸をエポキシ樹脂の所定の位置に噴出させることにより
、エポキシ樹脂を溶解させて、■。
C内部のチップを露出させる装置において、I。
CがI.Cソケットに装着されていない時に熱濃硫酸が
誤まって噴出された場合には、熱濃硫酸によりI.Cソ
ケッ[〜が損傷するとともに、熱濃硫酸がI.Cソケッ
トの周辺部に接触するおそれがあり安全上問題となる。
誤まって噴出された場合には、熱濃硫酸によりI.Cソ
ケッ[〜が損傷するとともに、熱濃硫酸がI.Cソケッ
トの周辺部に接触するおそれがあり安全上問題となる。
したがって、I.CがI。
Cソケットに装着されているか否かを確実に判別する方
法が切望されていた。
法が切望されていた。
[発明の目的]
この発明は、上記に鑑みてなされたものであり、その目
的とするところば、I.Cが+、Cソケットに′に27
されているか否かを確実かつ容易に判別することができ
るI.CソケットのI.Cの装着検査方法を提供するこ
とにある。
的とするところば、I.Cが+、Cソケットに′に27
されているか否かを確実かつ容易に判別することができ
るI.CソケットのI.Cの装着検査方法を提供するこ
とにある。
[発明の概要]
上記目的を達成するために、この発明は、I。
Cの着脱が自在に行なわれ複数の端子を備えたI。
Cソケットに、少なくとも2本以上の端子を接続してな
る端子ブロックを形成して、この端子ブロック及びこの
端子ブロックに含まれない端子のうち、任意の2本の端
子あるいは任意の2個の端子ブロックあるいは任意の端
子と任意のブロックのすべての組み合わせについて、順
次選択された任意の2本の端子間あるいは選択された任
意の2周のブロック間あるいは選択された任意の端子と
任意のブロック間に電圧を供給して、それぞれの間に電
流が流れる組み合わせの有無を検出することによりI.
CがI.Cソケットに装着されているか否かを判別する
ことを要旨とする。
る端子ブロックを形成して、この端子ブロック及びこの
端子ブロックに含まれない端子のうち、任意の2本の端
子あるいは任意の2個の端子ブロックあるいは任意の端
子と任意のブロックのすべての組み合わせについて、順
次選択された任意の2本の端子間あるいは選択された任
意の2周のブロック間あるいは選択された任意の端子と
任意のブロック間に電圧を供給して、それぞれの間に電
流が流れる組み合わせの有無を検出することによりI.
CがI.Cソケットに装着されているか否かを判別する
ことを要旨とする。
[発明の実施例1
以下、図面を用いてこの発明の詳細な説明する。
第1図はこの発明の実施例に係る半導体集積回路(1゜
C)とこのI.Cが装着される■6Cソケットを示して
いる。I.C1は内部チップが例えば樹脂等により封止
されて、対向するように複数のリードフレーム3が直線
上に配設された所謂デュアル・インライン・パッケージ
(D I R>型のI.Cである。I.Cソケット5は
r、C1のリードフレーム3と同じ数の差込み穴7が形
成されており、それぞれの差込み穴7にはI.Cソケツ
1−5と外部とを電気的に接続するための端子9がu5
えられている。I.Cソケット5は、第2図に示づ如く
、その差込み穴7にI.Cのリードフレーl\3が差込
まれることにより、I.CIが着脱自在に装着されろよ
うになっており、I.C1がI.Cソケット5に装着さ
れることにより、■。
C)とこのI.Cが装着される■6Cソケットを示して
いる。I.C1は内部チップが例えば樹脂等により封止
されて、対向するように複数のリードフレーム3が直線
上に配設された所謂デュアル・インライン・パッケージ
(D I R>型のI.Cである。I.Cソケット5は
r、C1のリードフレーム3と同じ数の差込み穴7が形
成されており、それぞれの差込み穴7にはI.Cソケツ
1−5と外部とを電気的に接続するための端子9がu5
えられている。I.Cソケット5は、第2図に示づ如く
、その差込み穴7にI.Cのリードフレーl\3が差込
まれることにより、I.CIが着脱自在に装着されろよ
うになっており、I.C1がI.Cソケット5に装着さ
れることにより、■。
C1のリードフレーム3がI.Cソケット5の端子9を
介して外部と電気的に接続されるようになっている。
介して外部と電気的に接続されるようになっている。
このようなI.Cソケット5において、複数の端子を接
続してなる端子ブロックを形成する。そして、このよう
な端子ブロックが形成されたI。
続してなる端子ブロックを形成する。そして、このよう
な端子ブロックが形成されたI。
Cソケット5において、この端子ブロック及びこの端子
ブロックを形成しない端子のうち、任意の2本の端子あ
るいは任意の2個の端子ブロックあるいは任意の端子と
任意のブロックとを組み合せて、この組み合わされた端
子間あるいはブロック間あるいは端子とブロック間に数
ボルト程度の電圧を印加する。そして、このような動作
がr、Cソケット5に形成された端子ブロック及び端子
のすべての組み合わせについて行なわれる。
ブロックを形成しない端子のうち、任意の2本の端子あ
るいは任意の2個の端子ブロックあるいは任意の端子と
任意のブロックとを組み合せて、この組み合わされた端
子間あるいはブロック間あるいは端子とブロック間に数
ボルト程度の電圧を印加する。そして、このような動作
がr、Cソケット5に形成された端子ブロック及び端子
のすべての組み合わせについて行なわれる。
このような動作において、I.01がI.Cソケット5
に装着されている場合には、r、ciの内部に封止され
たチップの基板を介して、電圧が印加された端子間ある
いは端子と喘子ブロック間あるいは端子ブロック間のい
ずれかの間に電流が流れることになる。したがって、こ
の電流を検出づることにより、I.CがI.Cソケット
に装着されているか否かが判別されることになる。
に装着されている場合には、r、ciの内部に封止され
たチップの基板を介して、電圧が印加された端子間ある
いは端子と喘子ブロック間あるいは端子ブロック間のい
ずれかの間に電流が流れることになる。したがって、こ
の電流を検出づることにより、I.CがI.Cソケット
に装着されているか否かが判別されることになる。
なお、この実施例においては、DIP型のI。
Cを用いたが、これに限定されるものではなく、例えば
フラットパッケージ型のI.Cとこの■。
フラットパッケージ型のI.Cとこの■。
Cを装着するI.Cパッケージにおいても実施すること
ができる。
ができる。
[発明の効果〕
以上説明したように、この発明によれば、複数の端子を
備えたI.Cソケットに、少なくとも2本以上の端子を
接続してなる端子ブロックを形成して、この端子ブロッ
ク及びこの端子ブロックに含まれない端子のうち、任意
の2本の端子あるいは任意の2個の端子ブロックあるい
は任意の端子と任意のブロックのすべての組み合わせに
ついて、それぞれの間に電圧を印加することにより、こ
のI.Cソケットに装着されたI.Cの内部に封止され
ているチップの基板を介して、選択されたそれぞれの間
に電流が流れる組み合わせの有無を検出するようにした
ので、所定の位置に配設されたリードフレームの機能が
それぞれ異なるI、Cにおいても、I.CがI.Cソケ
ットに装着されているか否かを正確かつ容易に判別する
I.CソケットへのI.Cの装着検査方法を提供するこ
とができる。
備えたI.Cソケットに、少なくとも2本以上の端子を
接続してなる端子ブロックを形成して、この端子ブロッ
ク及びこの端子ブロックに含まれない端子のうち、任意
の2本の端子あるいは任意の2個の端子ブロックあるい
は任意の端子と任意のブロックのすべての組み合わせに
ついて、それぞれの間に電圧を印加することにより、こ
のI.Cソケットに装着されたI.Cの内部に封止され
ているチップの基板を介して、選択されたそれぞれの間
に電流が流れる組み合わせの有無を検出するようにした
ので、所定の位置に配設されたリードフレームの機能が
それぞれ異なるI、Cにおいても、I.CがI.Cソケ
ットに装着されているか否かを正確かつ容易に判別する
I.CソケットへのI.Cの装着検査方法を提供するこ
とができる。
第1図はこの発明の一実施例に係るI.CとこのI.C
を装着するI.Cソケットを示す図、第2図はI.Cが
装着されたI.Cソケットを示す図である。 (図の主要な部分を表わす符号の説明)1・・・I.C 3・・・リードフレーム 5・・・f、Cソケット 7・・・差込み穴 9・・・端子 第り図 第2図 昭和61年令月T日 特許庁長官 宇 賀 道 部 殿1、事件の表示
昭和61年 特許願力008827号2、発明の
名称 I.CソケットへのI.Cの芸名検査方法3
、補正をする者 代表者 森 川 巽 (発送日 昭和61年 3月25日) 6、補正の対象 明細書の発明の名称の欄 7、補正の内容 明細書の発明の名称を rr、cソケットへのI.Cの装着検査方法」と補正す
る。 以 上
を装着するI.Cソケットを示す図、第2図はI.Cが
装着されたI.Cソケットを示す図である。 (図の主要な部分を表わす符号の説明)1・・・I.C 3・・・リードフレーム 5・・・f、Cソケット 7・・・差込み穴 9・・・端子 第り図 第2図 昭和61年令月T日 特許庁長官 宇 賀 道 部 殿1、事件の表示
昭和61年 特許願力008827号2、発明の
名称 I.CソケットへのI.Cの芸名検査方法3
、補正をする者 代表者 森 川 巽 (発送日 昭和61年 3月25日) 6、補正の対象 明細書の発明の名称の欄 7、補正の内容 明細書の発明の名称を rr、cソケットへのI.Cの装着検査方法」と補正す
る。 以 上
Claims (1)
- I.Cの着脱が自在に行なわれ複数の端子を備えたI.
Cソケットに、少なくとも2本以上の端子を接続してな
る端子ブロックを形成して、この端子ブロック及びこの
端子ブロックに含まれない端子のうち、任意の2本の端
子あるいは任意の2個の端子ブロックあるいは任意の端
子と任意のブロックのすべての組み合わせについて、順
次選択された任意の2本の端子間あるいは選択された任
意の2個のブロック間あるいは選択された任意の端子と
任意のブロック間に電圧を供給して、それぞれの間に電
流が流れる組み合わせの有無を検出することによりI.
CがI.Cソケットに装着されているか否かを判別する
ことを特徴とするI.CソケットへのI.Cの装着検査
方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61008827A JPS62168071A (ja) | 1986-01-21 | 1986-01-21 | I.cソケツトへのi.cの装着検査方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61008827A JPS62168071A (ja) | 1986-01-21 | 1986-01-21 | I.cソケツトへのi.cの装着検査方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62168071A true JPS62168071A (ja) | 1987-07-24 |
Family
ID=11703625
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61008827A Pending JPS62168071A (ja) | 1986-01-21 | 1986-01-21 | I.cソケツトへのi.cの装着検査方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62168071A (ja) |
-
1986
- 1986-01-21 JP JP61008827A patent/JPS62168071A/ja active Pending
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4959750A (en) | Printed circuit board for carrying a mixed-component assembly | |
EP0637070A1 (en) | Perimeter independent precision locating member for a semiconductor chip and method of making said member | |
US4731704A (en) | Arrangement for modifying electrical printed circuit boards | |
KR100720788B1 (ko) | 인쇄 회로 기판을 이용해 칩을 테스트하기 위한 장치 | |
JPS6373534A (ja) | 半導体集積回路の検査方法 | |
JPH04234141A (ja) | Tabフレームおよびその基板への接続方法 | |
JPS62168071A (ja) | I.cソケツトへのi.cの装着検査方法 | |
US7211451B2 (en) | Process for producing a component module | |
JPS62168070A (ja) | I.cソケツトへのi.cの装着検査方法 | |
JPS62168069A (ja) | I.cソケツトへのi.cの装着検査方法 | |
JPS62168072A (ja) | I.cソケツトへのi.cの装着検査方法 | |
US5768497A (en) | Emulator microcomputer unit | |
JPH1038972A (ja) | テスト用icソケット | |
JPS6329273A (ja) | バ−ンイン基板 | |
JPS60210858A (ja) | フラツトパツケ−ジlsi | |
JP2917553B2 (ja) | 半導体装置のエージング方法 | |
JPH0652289B2 (ja) | Ic部品の端子誤挿入検出方法 | |
JPS63211642A (ja) | 半導体試験装置 | |
JP2002280693A (ja) | 電子部品の実装方法 | |
JPH0658987A (ja) | バーンイン基板 | |
JPH11340588A (ja) | フレキシブルプリント基板 | |
JPH03254148A (ja) | 電子部品搭載用基板のガードリング | |
JPH0240931A (ja) | 混成集積回路装置の製造方法 | |
JPH02162672A (ja) | Icソケット | |
JPH05315416A (ja) | 論理検査端子付きlsi |