JPS62165261A - マイクロプロセツサボ−ド - Google Patents
マイクロプロセツサボ−ドInfo
- Publication number
- JPS62165261A JPS62165261A JP61007420A JP742086A JPS62165261A JP S62165261 A JPS62165261 A JP S62165261A JP 61007420 A JP61007420 A JP 61007420A JP 742086 A JP742086 A JP 742086A JP S62165261 A JPS62165261 A JP S62165261A
- Authority
- JP
- Japan
- Prior art keywords
- bits
- control circuit
- microprocessor
- sent
- map control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
インテリジェント端末装置において、マイクロプロセッ
サを能力の高いものに変更する場合、開発工数を削減す
ることを可能とすると共に、能力向上のリプレース時に
コストを低減することを可能とするマイクロプロセッサ
ボードを提供する。
サを能力の高いものに変更する場合、開発工数を削減す
ることを可能とすると共に、能力向上のリプレース時に
コストを低減することを可能とするマイクロプロセッサ
ボードを提供する。
本発明はインテリジェント端末装置に使用されるマイク
ロプロセッサボードに係り、特に新機種開発に際して、
開発工数を削減することを可能とするマイクロプロセッ
サボードに関する。
ロプロセッサボードに係り、特に新機種開発に際して、
開発工数を削減することを可能とするマイクロプロセッ
サボードに関する。
インテリジェント端末装置においては、ソフトウェアで
装置を動作させるため、マイクロプロセッサが使用され
ている。ところで、８ビツトのマイクロプロセッサに限
定しても、多種類のマイクロプロセッサがあり、インテ
リジェント端末装置を新規に開発する場合、ソフトウェ
ア財産の継承及び装置の早期リリースの必要性等から、
従来使用しているマイクロプロセッサを異種のマイクロ
プロセッサに切替えるには抵抗がある。
装置を動作させるため、マイクロプロセッサが使用され
ている。ところで、８ビツトのマイクロプロセッサに限
定しても、多種類のマイクロプロセッサがあり、インテ
リジェント端末装置を新規に開発する場合、ソフトウェ
ア財産の継承及び装置の早期リリースの必要性等から、
従来使用しているマイクロプロセッサを異種のマイクロ
プロセッサに切替えるには抵抗がある。
しかし、一方で主流となるマイクロプロセッサは半逗体
技術の向上に伴い、時代の推移と共に能力の高いものが
生み出され、これに伴い能力の高いＯ／Ｓも提供される
ため、従来使用しているマイクロプロセッサを使用する
ことは勿論、新規のマイクロプロセッサも容易に採り入
れることが可能なマイクロプロセッサボードが求められ
ている。
技術の向上に伴い、時代の推移と共に能力の高いものが
生み出され、これに伴い能力の高いＯ／Ｓも提供される
ため、従来使用しているマイクロプロセッサを使用する
ことは勿論、新規のマイクロプロセッサも容易に採り入
れることが可能なマイクロプロセッサボードが求められ
ている。
従来のインテリジェント端末装置においては、オプショ
ンとなる入出力装置に対応して必要とする、入出力イン
タフェース回路等を収容するボードのみサブボードとし
て構成し、マイクロプロセッサ、メモリ及びメモリ制御
回路等は勿論、標準として装備される入出力装置に対す
るインタフェース回路を含み、基本となる回路は総てメ
インボードに収容されている。
ンとなる入出力装置に対応して必要とする、入出力イン
タフェース回路等を収容するボードのみサブボードとし
て構成し、マイクロプロセッサ、メモリ及びメモリ制御
回路等は勿論、標準として装備される入出力装置に対す
るインタフェース回路を含み、基本となる回路は総てメ
インボードに収容されている。
上記の如く、従来はマイクロプロセッサを収容するメイ
ンボードには、基本となる回路が総て収容されているた
め、マイクロプロセッサを能力の高い新規なものに変更
する場合、ボード全体を新しく設計する必要があるが、
通常ボードは多層プリント板で形成されるため、多大な
開発工数を必要とする。
ンボードには、基本となる回路が総て収容されているた
め、マイクロプロセッサを能力の高い新規なものに変更
する場合、ボード全体を新しく設計する必要があるが、
通常ボードは多層プリント板で形成されるため、多大な
開発工数を必要とする。
又更に装置の能力向上のためのリプレースに際しても、
高価なメインボードを交換しなければならず、大きなコ
ス１−を必要とするという問題がある。
高価なメインボードを交換しなければならず、大きなコ
ス１−を必要とするという問題がある。
本発明はこのような問題点に鑑み、マイクロプロセッサ
とそれに追従する回路、即ちＲＯＭとメモリマツプ制御
回路及びダイレクト・メモリ・アクセス制御回路をメイ
ンボードから分離し、マイクロプロセッサボードとして
独立させ、開発工数を減らすと共に交換も容易に実施出
来るようにしたものである。
とそれに追従する回路、即ちＲＯＭとメモリマツプ制御
回路及びダイレクト・メモリ・アクセス制御回路をメイ
ンボードから分離し、マイクロプロセッサボードとして
独立させ、開発工数を減らすと共に交換も容易に実施出
来るようにしたものである。
図は本発明の一実施例を説明するブロック図である。
■はマイクロプロセッサ３とそれに追従する回路を含む
マイクロプロセッサボード、２はマイクロプロセッサ３
と追従する回路を除く基本回路を構成するメインボード
、３は装置全体を制御するマイクロプロセッサ、４はマ
イクロプロセッサ３の制御によらずＲＡＭ１２をアクセ
スするための制御を行うＤＭＡ （ダイレクト・メモリ
・アクセス〉制御回路である。
マイクロプロセッサボード、２はマイクロプロセッサ３
と追従する回路を除く基本回路を構成するメインボード
、３は装置全体を制御するマイクロプロセッサ、４はマ
イクロプロセッサ３の制御によらずＲＡＭ１２をアクセ
スするための制御を行うＤＭＡ （ダイレクト・メモリ
・アクセス〉制御回路である。
５はマイクロプロセッサ３の動作を指示するプログラム
を格納するＲＯＭ、６〜８はアドレスバスを開閉するゲ
ート、９はＲＡＭ１２のアドレスを送出すると共に、パ
ンク領域拡張方式又はメモリマネシメントユニソト（Ｍ
ＭＵ）仮想記ｔａ方式等を行うためのレジスタを含むメ
モリマツプ制御回路である。
を格納するＲＯＭ、６〜８はアドレスバスを開閉するゲ
ート、９はＲＡＭ１２のアドレスを送出すると共に、パ
ンク領域拡張方式又はメモリマネシメントユニソト（Ｍ
ＭＵ）仮想記ｔａ方式等を行うためのレジスタを含むメ
モリマツプ制御回路である。
１０はダイレクト・メモリ・アクセス方式でＲＡＭ１２
をアクセスする、例えば磁気ディスク装置の如き入出力
装置が用いるＤＭＡアドレスレジスタ、１１はゲート、
１２はＲＡＭ、１３は入出力装置に対するイン多フェー
ス回路、１４．１５はマイクロプロセッサボードｌとメ
インボード２との間のアドレスバス及びデータバスを結
合するコネクタである。
をアクセスする、例えば磁気ディスク装置の如き入出力
装置が用いるＤＭＡアドレスレジスタ、１１はゲート、
１２はＲＡＭ、１３は入出力装置に対するイン多フェー
ス回路、１４．１５はマイクロプロセッサボードｌとメ
インボード２との間のアドレスバス及びデータバスを結
合するコネクタである。
マイクロプロセッサボード１はメインボード２からマイ
クロプロセッサ３、ＤＭＡ制御回路４、ＲＯＭ ５及び
メモリマツプ制御「回路９を分離する構成とする。
クロプロセッサ３、ＤＭＡ制御回路４、ＲＯＭ ５及び
メモリマツプ制御「回路９を分離する構成とする。
上記の如く構成することにより、マイクロプロセッサボ
ードｌを新規に開発するのみで、マイクロプロセッサ３
を能力の高い新規なものに変更することが出来る。
ードｌを新規に開発するのみで、マイクロプロセッサ３
を能力の高い新規なものに変更することが出来る。
図において、マイクロプロセッサ３は例えば８ビツトマ
イクロプロセツサとすると、アドレスビットは１６ビノ
トである。マイクロプロセッサ３はこの１６ビツトのア
ドレスをアドレスバスに送出し、ＲＯＭ５からプログラ
ムを読出して動作する。
イクロプロセツサとすると、アドレスビットは１６ビノ
トである。マイクロプロセッサ３はこの１６ビツトのア
ドレスをアドレスバスに送出し、ＲＯＭ５からプログラ
ムを読出して動作する。
マイクロプロセッサ３が送出する１６ビツトのアドレス
の上位４ビツトはメモリマツプ制御回路９にゲート６を
経て送出され、アドレスバス拡張方式を採用しない場合
、４ビツトの上位アドレスは、メモリマツプ制御回路９
からコネクタ１５を経てＲＡＭ１２に送出される。
の上位４ビツトはメモリマツプ制御回路９にゲート６を
経て送出され、アドレスバス拡張方式を採用しない場合
、４ビツトの上位アドレスは、メモリマツプ制御回路９
からコネクタ１５を経てＲＡＭ１２に送出される。
パンク領域拡張方式を用いる場合、メモリマ・ノブ制御
回路９に含まれるバンクレジスタにより、ＭＭＵ仮想記
憶方式を用いる場合、メモリマツプ制御回路９に含まれ
るメモリマネジメントレジスタにより、夫々アドレスを
拡張し、８ビツトの上位アドレスとして、コネクタ１５
を経てＲＡＭＩ２に送出される。
回路９に含まれるバンクレジスタにより、ＭＭＵ仮想記
憶方式を用いる場合、メモリマツプ制御回路９に含まれ
るメモリマネジメントレジスタにより、夫々アドレスを
拡張し、８ビツトの上位アドレスとして、コネクタ１５
を経てＲＡＭＩ２に送出される。
この時ゲート８はマイクロプロセッサ３が送出する１６
ビツトの下位１２ビツトをコネクタ１５を経てＲＡＭ１
２に送出するため、ＲＡＭ１２にはアドレスバス拡張方
式を用いなければ、１６ビツトのアドレスが、アドレス
バス拡張方式を用いる時は２０ビツトのアドレスが送出
される。
ビツトの下位１２ビツトをコネクタ１５を経てＲＡＭ１
２に送出するため、ＲＡＭ１２にはアドレスバス拡張方
式を用いなければ、１６ビツトのアドレスが、アドレス
バス拡張方式を用いる時は２０ビツトのアドレスが送出
される。
Ｄ Ｍ Ａ １ｉ１１′４１］回路４が送出する１６ビ
ツトのアドレスは、上位４ビツトがゲート６によりメモ
リマツプ制御回路９に送出され、残り１２ビツトはゲー
ト８からコネクタ１５を経てＲＡＭ１２に送出される。
ツトのアドレスは、上位４ビツトがゲート６によりメモ
リマツプ制御回路９に送出され、残り１２ビツトはゲー
ト８からコネクタ１５を経てＲＡＭ１２に送出される。
そして前記同様メモリマツプ制御回路９は上位８ビツト
のアドレスをＲＡＭ１２に送出するため、ＤＭＡ制御回
路４はマイクロプロセッサ３の場合と同様にＲＡＭ１２
をアクセス出来る。
のアドレスをＲＡＭ１２に送出するため、ＤＭＡ制御回
路４はマイクロプロセッサ３の場合と同様にＲＡＭ１２
をアクセス出来る。
磁気ディスク装置やプリンタ等のダイレクト・メモリ・
アクセスを行う入出力装置等において、入出力装置にＤ
ＭＡアドレスレジスタ１０を備えている場合には、ゲー
ト７によりゲート１１からコネクタＩ４を経て送出され
るアドレスの１６ビツトの内、上位４ビツトをメモリマ
ツプ制御回路９に送出する。そして残り下位１２ビツト
はゲート１１からＲＡＭ１２に送出される。
アクセスを行う入出力装置等において、入出力装置にＤ
ＭＡアドレスレジスタ１０を備えている場合には、ゲー
ト７によりゲート１１からコネクタＩ４を経て送出され
るアドレスの１６ビツトの内、上位４ビツトをメモリマ
ツプ制御回路９に送出する。そして残り下位１２ビツト
はゲート１１からＲＡＭ１２に送出される。
メモリマツプ制御回路９は前記同様、アドレスバス拡張
を行う時は８ビツトを、行わない時は４ビツトをＲＡＭ
１２に送出する。
を行う時は８ビツトを、行わない時は４ビツトをＲＡＭ
１２に送出する。
マイクロプロセッサ３が入出力装置を選択する時は、メ
モリマツプ制御回路９から上位４ビツトが、ゲート８か
ら下位１２ビツトがアドレスバスに送出され、コネクタ
１５を経てインタフェース回路１３に送出される。
モリマツプ制御回路９から上位４ビツトが、ゲート８か
ら下位１２ビツトがアドレスバスに送出され、コネクタ
１５を経てインタフェース回路１３に送出される。
以上説明した如く、本発明はマイクロプロセッサの変更
により、影響を受ける最小限の追従回路のみメインボー
ドから抽出して、マイクロプロセッサボードを独立に構
成するため、最小の開発工数で新機種を開発することが
出来ると共に、少ない費用で能力向上のためのリプレー
ス用のボードを提供出来る。
により、影響を受ける最小限の追従回路のみメインボー
ドから抽出して、マイクロプロセッサボードを独立に構
成するため、最小の開発工数で新機種を開発することが
出来ると共に、少ない費用で能力向上のためのリプレー
ス用のボードを提供出来る。
本発明の一実施例を説明するブロック図である。
■はマイクロプロセッサボード、
２はメインボード、 ３はマイクロプロセ・ノサ、４
はＤＭＡ制御回路、５はＲＯＭ、 ６〜８．１１はゲート、９はメモリマツプ制御回路、１
０はＤＭＡアドレスレジスタ、 １２はＲＡＭ。 １３はインタフェース回路、 １４、１５はコネクタである。
はＤＭＡ制御回路、５はＲＯＭ、 ６〜８．１１はゲート、９はメモリマツプ制御回路、１
０はＤＭＡアドレスレジスタ、 １２はＲＡＭ。 １３はインタフェース回路、 １４、１５はコネクタである。
Claims (1)
- 【特許請求の範囲】 インテリジェント端末装置を制御するマイクロプロセッ
サ（３）と、 該マイクロプロセッサ（３）の動作を指示するプログラ
ムを格納したＲＯＭ（５）と、 メモリ（１２）のアドレスを拡張する機能を有するメモ
リマップ制御回路（９）と、 ダイレクト・メモリ・アクセス制御回路（４）と、前記
マイクロプロセッサ（３）と該ダイレクト・メモリ・ア
クセス制御回路（４）の送出する上位アドレスビットを
前記メモリマップ制御回路（９）に導く手段（６）と、 該マイクロプロセッサ（３）とダイレクト・メモリ・ア
クセス制御回路（４）の送出する下位アドレスビットを
送出する手段（８）と、 入出力装置に付加されたダイレクト・メモリ・アクセス
機能（１０）から上位アドレスビットを前記メモリマッ
プ制御回路（９）に導く手段（７）とから構成されるこ
とを特徴とするマイクロプロセッサボード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61007420A JPS62165261A (ja) | 1986-01-17 | 1986-01-17 | マイクロプロセツサボ−ド |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61007420A JPS62165261A (ja) | 1986-01-17 | 1986-01-17 | マイクロプロセツサボ−ド |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62165261A true JPS62165261A (ja) | 1987-07-21 |
Family
ID=11665378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61007420A Pending JPS62165261A (ja) | 1986-01-17 | 1986-01-17 | マイクロプロセツサボ−ド |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62165261A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0594546A (ja) * | 1991-02-05 | 1993-04-16 | American Teleph & Telegr Co <Att> | デジタルプロセツサ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58129669A (ja) * | 1982-01-29 | 1983-08-02 | Toshiba Corp | ２チツプマイクロコンピユ−タ |
-
1986
- 1986-01-17 JP JP61007420A patent/JPS62165261A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58129669A (ja) * | 1982-01-29 | 1983-08-02 | Toshiba Corp | ２チツプマイクロコンピユ−タ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0594546A (ja) * | 1991-02-05 | 1993-04-16 | American Teleph & Telegr Co <Att> | デジタルプロセツサ |
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