JPS62160735A - フリツプチツプ素子のボンデイング方式 - Google Patents
フリツプチツプ素子のボンデイング方式Info
- Publication number
- JPS62160735A JPS62160735A JP61002379A JP237986A JPS62160735A JP S62160735 A JPS62160735 A JP S62160735A JP 61002379 A JP61002379 A JP 61002379A JP 237986 A JP237986 A JP 237986A JP S62160735 A JPS62160735 A JP S62160735A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- solder
- jig
- flip
- bonding method
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3431—Leadless components
Landscapes
- Electric Connection Of Electric Components To Printed Circuits (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
この発明は、混成集積回路を対象に半導体素子等のフリ
ップチップ素子をフェイスダウンで基板にはんだ付けす
るフリップチップ素子のボンディング方式に関する。
ップチップ素子をフェイスダウンで基板にはんだ付けす
るフリップチップ素子のボンディング方式に関する。
半導体素子等のボンディング方法として、フリップチッ
プボンディング法が知られており、ここで従来における
フリップチップ素子のボンディング法を第３図により説
明する０図においてｌは半導体素子等のフリップチップ
であり、該チップ１の引出し電極部にははんだバンプ２
が形成されている。一方、チップｌを実装する基板３の
上面に形成された導体パターン４には、チップ実装箇所
にあらかじめ予備はんだ層が被着されている。ここで前
記したチップ１をフェイスダウンして基板上の指定され
た位置に乗せ、この状態ではんだバンプ２と予備はんだ
層との間をはんだリフローよりはんだ付け接合する。 ところで前記した基板３の材料には一般にアルミナ、コ
バール、＃Ｒ等が使用されており、その熱膨張係数は半
導体チップの材料であるシリコンよりも大である。この
ためにチップ１および基板３に熱ストレスが加わると、
前記したチップ１と基板３との間の熱膨張係数の差によ
る熱応力が生じてチップ側に歪が発生する。ここで前記
チップ１と基板３との間のはんだ接合部に生じる歪発生
のモデルを図で表すと第４図の如くである。なお図中で
実線は熱ストレスの加わらない状態９点線は熱ストレス
が加わった場合のチップ１と基板３との熱膨張差による
変位を示している。ここでチップ１のはんだバンプ２に
発生する歪の最大表面応力γｍａｘは、 γｍａｘ ””６ｍ ａ Ｘ ／ｈ−−−−−−−−−
＝−［１１で表される。このようにして周囲温度、チッ
プの発熱等により熱ストレスが繰り返し加わると、はん
だバンプ２はクリープ疲労により寿命に至るようになる
。 一方、前記した熱ストレスによるクリープ疲労を軽減す
るには、前記の（１）式からはんだバンプ２のボ゛−ル
高さｈが大となるように基板３に対するチップ１との間
の距離を延ばしてはんだ付けすればよいことが判る。ま
たこのようなはんだ付けを行う手段として、まず第３図
のようにフェイスダウン状態ではんだバンプと予備はん
だとの間ではんだ付けを行った後に、次の工程でチップ
１が基板３の下側に来るように位置を逆にし、かつチッ
プｌに錘を取付け、この状態ではんだ接合部を再加熱し
てはんだバンプを引き伸ばして前記（１１式のｈを大に
する方式が提唱されている。しかしてこの方式でははん
だ付け工程が２工程になる等の問題点が残り実用化には
適していない。
プボンディング法が知られており、ここで従来における
フリップチップ素子のボンディング法を第３図により説
明する０図においてｌは半導体素子等のフリップチップ
であり、該チップ１の引出し電極部にははんだバンプ２
が形成されている。一方、チップｌを実装する基板３の
上面に形成された導体パターン４には、チップ実装箇所
にあらかじめ予備はんだ層が被着されている。ここで前
記したチップ１をフェイスダウンして基板上の指定され
た位置に乗せ、この状態ではんだバンプ２と予備はんだ
層との間をはんだリフローよりはんだ付け接合する。 ところで前記した基板３の材料には一般にアルミナ、コ
バール、＃Ｒ等が使用されており、その熱膨張係数は半
導体チップの材料であるシリコンよりも大である。この
ためにチップ１および基板３に熱ストレスが加わると、
前記したチップ１と基板３との間の熱膨張係数の差によ
る熱応力が生じてチップ側に歪が発生する。ここで前記
チップ１と基板３との間のはんだ接合部に生じる歪発生
のモデルを図で表すと第４図の如くである。なお図中で
実線は熱ストレスの加わらない状態９点線は熱ストレス
が加わった場合のチップ１と基板３との熱膨張差による
変位を示している。ここでチップ１のはんだバンプ２に
発生する歪の最大表面応力γｍａｘは、 γｍａｘ ””６ｍ ａ Ｘ ／ｈ−−−−−−−−−
＝−［１１で表される。このようにして周囲温度、チッ
プの発熱等により熱ストレスが繰り返し加わると、はん
だバンプ２はクリープ疲労により寿命に至るようになる
。 一方、前記した熱ストレスによるクリープ疲労を軽減す
るには、前記の（１）式からはんだバンプ２のボ゛−ル
高さｈが大となるように基板３に対するチップ１との間
の距離を延ばしてはんだ付けすればよいことが判る。ま
たこのようなはんだ付けを行う手段として、まず第３図
のようにフェイスダウン状態ではんだバンプと予備はん
だとの間ではんだ付けを行った後に、次の工程でチップ
１が基板３の下側に来るように位置を逆にし、かつチッ
プｌに錘を取付け、この状態ではんだ接合部を再加熱し
てはんだバンプを引き伸ばして前記（１１式のｈを大に
する方式が提唱されている。しかしてこの方式でははん
だ付け工程が２工程になる等の問題点が残り実用化には
適していない。
【発明の目的］
この発明は上記の点にかんがみなされたものであり、１
回のはんだ付け工程で耐熱ストレス性の高いはんだ接合
が得られるようにした新規なフリップチップ素子のボン
ディング方式を提供することを目的とする。 【発明の要点】 上記目的を達成するために、この発明ははんだバンプ付
きフリップチップ素子のチップの背面側にあらかじめバ
イメタル機能を備えたチップ吊り上げ用治具を伝熱的に
結合しておき、はんだ付け当初の低温状態では前記治具
の拘束を受けることなくチップ側のはんだバンプを基板
側の予備はんだ層へ当接状態に保持するとともに、温度
上昇に伴う前記治具のバイメタル湾曲動作によりはんだ
溶融状態でチップを基板面より上方へ適当な距離まで引
き上げるようにしてはんだ付けを行うにしたものである
。
回のはんだ付け工程で耐熱ストレス性の高いはんだ接合
が得られるようにした新規なフリップチップ素子のボン
ディング方式を提供することを目的とする。 【発明の要点】 上記目的を達成するために、この発明ははんだバンプ付
きフリップチップ素子のチップの背面側にあらかじめバ
イメタル機能を備えたチップ吊り上げ用治具を伝熱的に
結合しておき、はんだ付け当初の低温状態では前記治具
の拘束を受けることなくチップ側のはんだバンプを基板
側の予備はんだ層へ当接状態に保持するとともに、温度
上昇に伴う前記治具のバイメタル湾曲動作によりはんだ
溶融状態でチップを基板面より上方へ適当な距離まで引
き上げるようにしてはんだ付けを行うにしたものである
。
第１図および第２図はこの発明によるボンディング方式
の説明図であり、第１図ははんだ付け工程の当初の状態
を、第２図ははんだ付け工程が進んだ状態を示している
。また第３図に対応する同一部材には同じ符号が付しで
ある。すなわちこの発明により、フリップチップ素子と
してのチップ１の背面側にははんだ付け工程に先立って
符号５で示すバイメタル機能を持ったチップ吊り上げ用
治具が結合されている。この治具５は半導体素子の材料
であるシリコンと熱膨張係数が同程度の金属９例えばタ
ングステン等の熱膨張係数の小さな金属薄板６と、この
金属より大きな熱膨張係数を有する金属１例えばアルミ
ニニウム等の金属薄板７とを張り合わせたバイメタルと
してなり、かつ図示のように熱膨張係数の小さな金属薄
板６を下にしてその中央部がチップ１の背面に伝熱性の
高い接着剤で接合されている。また治具５のチップ１よ
り左右に張り出す部分はあらかじめ第１図のように斜め
下向きに屈曲形成しておく。 次にチップ１と基板３との間のはんだ付け工程について
説明する。まず第１図のように治具５を取付けたチップ
１をフェイスダウンして基板３の上に乗せ、この状態で
基板側よりはんだリフローする。この場合にはんだ付け
工程当初の低温状態ではバイメタル機能を備えた治具５
は図示の状態にあり、チップ１は治具５の拘束を受ける
ことなくそのはんだバンプ２が基板３側の予備はんだ層
に当接保持されている。ここではんだ付け工程が進行し
て加熱によりはんだが溶融状態の温度まで昇温する状態
になると、熱がチップ１を介して治具５に伝熱し、この
熱により治具はバイメタル効果によりチップ１から左右
に張り出した部分が第２図の矢印Ｐで示すように下向き
に湾曲するようになる。そしてこの湾曲度が増すと治具
５の先端が基板３の面に突き当たり、続いて治具５の先
端を支点とてしチップ１が矢印Ｑのように基板３に対し
て上方へ引き上げられるようになる。同時に溶融状態に
あるはんだバンプ２も引き伸ばされてはんだ接合部の高
さ寸法Ｈがはんだバンプ２の初期高さｈよりも増大する
ようになる。ここで治具５を構成している金属薄板６，
７の熱膨張係数。 および治具の寸法、屈曲形状を適切選定することにより
、第２図におけるはんだ接合部の高さ寸法Ｈを最適値に
設定することができる。また第２図の状態で外部加熱を
停止することにより、はんだ接合部は高さがＨである図
示の状態で凝固し、同時に治具５は第１図の状態に戻る
。これにより先記したＴｌ１式に照して熱ストレスに対
するはんだバンプ２に発生する歪を低く抑えて耐熱スト
レス性の高いはんだ接合部を得ることができる。 なお前記した治具５ははんだ付け作業の終了後にチップ
ｌから取り外してもよいが、そのままチップ１に取付け
た状態で残しておくことにより、回路使用時におけるチ
ップｌの放熱フィンとして機能し、フリップチップ素子
の放熱性を改善することのできる利点が得られる。
の説明図であり、第１図ははんだ付け工程の当初の状態
を、第２図ははんだ付け工程が進んだ状態を示している
。また第３図に対応する同一部材には同じ符号が付しで
ある。すなわちこの発明により、フリップチップ素子と
してのチップ１の背面側にははんだ付け工程に先立って
符号５で示すバイメタル機能を持ったチップ吊り上げ用
治具が結合されている。この治具５は半導体素子の材料
であるシリコンと熱膨張係数が同程度の金属９例えばタ
ングステン等の熱膨張係数の小さな金属薄板６と、この
金属より大きな熱膨張係数を有する金属１例えばアルミ
ニニウム等の金属薄板７とを張り合わせたバイメタルと
してなり、かつ図示のように熱膨張係数の小さな金属薄
板６を下にしてその中央部がチップ１の背面に伝熱性の
高い接着剤で接合されている。また治具５のチップ１よ
り左右に張り出す部分はあらかじめ第１図のように斜め
下向きに屈曲形成しておく。 次にチップ１と基板３との間のはんだ付け工程について
説明する。まず第１図のように治具５を取付けたチップ
１をフェイスダウンして基板３の上に乗せ、この状態で
基板側よりはんだリフローする。この場合にはんだ付け
工程当初の低温状態ではバイメタル機能を備えた治具５
は図示の状態にあり、チップ１は治具５の拘束を受ける
ことなくそのはんだバンプ２が基板３側の予備はんだ層
に当接保持されている。ここではんだ付け工程が進行し
て加熱によりはんだが溶融状態の温度まで昇温する状態
になると、熱がチップ１を介して治具５に伝熱し、この
熱により治具はバイメタル効果によりチップ１から左右
に張り出した部分が第２図の矢印Ｐで示すように下向き
に湾曲するようになる。そしてこの湾曲度が増すと治具
５の先端が基板３の面に突き当たり、続いて治具５の先
端を支点とてしチップ１が矢印Ｑのように基板３に対し
て上方へ引き上げられるようになる。同時に溶融状態に
あるはんだバンプ２も引き伸ばされてはんだ接合部の高
さ寸法Ｈがはんだバンプ２の初期高さｈよりも増大する
ようになる。ここで治具５を構成している金属薄板６，
７の熱膨張係数。 および治具の寸法、屈曲形状を適切選定することにより
、第２図におけるはんだ接合部の高さ寸法Ｈを最適値に
設定することができる。また第２図の状態で外部加熱を
停止することにより、はんだ接合部は高さがＨである図
示の状態で凝固し、同時に治具５は第１図の状態に戻る
。これにより先記したＴｌ１式に照して熱ストレスに対
するはんだバンプ２に発生する歪を低く抑えて耐熱スト
レス性の高いはんだ接合部を得ることができる。 なお前記した治具５ははんだ付け作業の終了後にチップ
ｌから取り外してもよいが、そのままチップ１に取付け
た状態で残しておくことにより、回路使用時におけるチ
ップｌの放熱フィンとして機能し、フリップチップ素子
の放熱性を改善することのできる利点が得られる。
以上述べたようにこの発明によれば、チップの背面側に
あらかじめバイメタル機能を備えたチップ吊り上げ用治
具を伝熱的に結合しておき、はんだ付け当初の低温状態
では前記治具の拘束を受けることなくチップ側のはんだ
バンプを基板側の予備はんだ層へ当接状態に保持すると
ともに、温度上昇に伴う前記治具のバイメタル湾曲動作
によりはんだ溶融状態でチップを基板面より上方へ適当
な距離まで引き上げるようにしてはんだ付けを行うこと
により、はんだ付け工程でチップと基板との間のはんだ
接合部高さを引き伸ばすことができ、これにより熱スト
レスによる発生歪の増大を抑えてはんだ接合部の長寿命
化が図れる高信幀度のボンディングを行うことができる
。
あらかじめバイメタル機能を備えたチップ吊り上げ用治
具を伝熱的に結合しておき、はんだ付け当初の低温状態
では前記治具の拘束を受けることなくチップ側のはんだ
バンプを基板側の予備はんだ層へ当接状態に保持すると
ともに、温度上昇に伴う前記治具のバイメタル湾曲動作
によりはんだ溶融状態でチップを基板面より上方へ適当
な距離まで引き上げるようにしてはんだ付けを行うこと
により、はんだ付け工程でチップと基板との間のはんだ
接合部高さを引き伸ばすことができ、これにより熱スト
レスによる発生歪の増大を抑えてはんだ接合部の長寿命
化が図れる高信幀度のボンディングを行うことができる
。
第１図および第２図はそれぞれはんだ付け工程の前半、
後半の状態を示すこの発明の実施例によるボンディング
工程説明図、第３図は従来の方法によるフリップチップ
素子のボンディング工程図、第４図は第３図におけるフ
リップチップのはんだ接合部に加わる歪のモデル図であ
る。各図において、 １：フリップチップ素子、２：はんだバンプ、３：基板
、４：導体パターン、５：チップ吊り上げ用治具、６：
熱膨張係数の小さな金属薄板、７：熱膨張係数の大きな
金属薄板、Ｈ：はんだ接合部の高さ、Ｐ：治具の昇温に
伴う湾曲方向、Ｑ；チップの引き上げ方向。
後半の状態を示すこの発明の実施例によるボンディング
工程説明図、第３図は従来の方法によるフリップチップ
素子のボンディング工程図、第４図は第３図におけるフ
リップチップのはんだ接合部に加わる歪のモデル図であ
る。各図において、 １：フリップチップ素子、２：はんだバンプ、３：基板
、４：導体パターン、５：チップ吊り上げ用治具、６：
熱膨張係数の小さな金属薄板、７：熱膨張係数の大きな
金属薄板、Ｈ：はんだ接合部の高さ、Ｐ：治具の昇温に
伴う湾曲方向、Ｑ；チップの引き上げ方向。
Claims (1)
- 【特許請求の範囲】 １）チップの電極部にはんだバンプを形成したフリップ
チップ素子を基板側の回路パターンの予備はんだ層へフ
ェイスダウンした状態ではんだ付けするフリップチップ
素子のボンディング方式であって、チップの背面側にあ
らかじめバイメタル機能を備えたチップ吊り上げ用治具
を伝熱的に結合しておき、はんだ付け当初の低温状態で
は前記治具の拘束を受けることなくチップ側のはんだバ
ンプを基板側の予備はんだ層へ当接状態に保持するとと
もに、温度上昇に伴う前記治具のバイメタル湾曲動作に
よりはんだ溶融状態でチップを基板面より上方へ適当な
距離まで引き上げるようにしてはんだ付けを行うことを
特徴とするフリップチップ素子のボンディング方式。 ２）特許請求の範囲第１項記載のボンディング方式にお
いて、吊り上げ用治具が熱膨張係数の異なる２種の金属
薄板を張り合わせたバイメタルとして成り、かつ該バイ
メタルの長手方向中央部で熱膨張係数の小さい金属薄板
がチップの背面へ伝熱接合されていることを特徴とする
フリップチップ素子のボンディング方式。 ３）特許請求の範囲第１項記載のボンディング方式にお
いて、吊り上げ用治具がはんだ付け後もそのまま残して
チップの放熱フィンとして使用されることを特徴とする
フリップチップ素子のボンディング方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61002379A JPS62160735A (ja) | 1986-01-09 | 1986-01-09 | フリツプチツプ素子のボンデイング方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61002379A JPS62160735A (ja) | 1986-01-09 | 1986-01-09 | フリツプチツプ素子のボンデイング方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62160735A true JPS62160735A (ja) | 1987-07-16 |
Family
ID=11527603
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61002379A Pending JPS62160735A (ja) | 1986-01-09 | 1986-01-09 | フリツプチツプ素子のボンデイング方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62160735A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001127113A (ja) * | 1999-10-26 | 2001-05-11 | Nec Corp | 表面実装型半導体装置の実装構造 |
| KR101104819B1 (ko) * | 2009-07-29 | 2012-01-16 | (주) 이피웍스 | 전자소자 패키지용 기판, 전자소자 패키지 및 그 제조방법 |
-
1986
- 1986-01-09 JP JP61002379A patent/JPS62160735A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001127113A (ja) * | 1999-10-26 | 2001-05-11 | Nec Corp | 表面実装型半導体装置の実装構造 |
| KR101104819B1 (ko) * | 2009-07-29 | 2012-01-16 | (주) 이피웍스 | 전자소자 패키지용 기판, 전자소자 패키지 및 그 제조방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP1386356B1 (en) | Fluxless flip chip interconnection | |
| TW520561B (en) | Polymer collar for solder bumps | |
| JP2005509269A (ja) | 洗浄不要フラックスを使用したフリップ・チップ相互接続 | |
| JPH0758722B2 (ja) | 半導体装置のチップボンディング方法 | |
| JP2001521288A5 (ja) | ||
| JPH09260428A (ja) | 半導体装置及びその実装方法 | |
| US6274407B1 (en) | Method and article for attaching high-operating-temperature electronic component | |
| US6220499B1 (en) | Method for assembling a chip carrier to a semiconductor device | |
| JPS6349900B2 (ja) | ||
| US7235886B1 (en) | Chip-join process to reduce elongation mismatch between the adherents and semiconductor package made thereby | |
| JPS62160735A (ja) | フリツプチツプ素子のボンデイング方式 | |
| JP3540901B2 (ja) | 電極へのフラックス転写方法及びバンプの製造方法 | |
| JP3480570B2 (ja) | 半導体チップ、その取り外し方法および半導体装置 | |
| JP3688801B2 (ja) | 半導体装置及びその製造方法並びにその実装方法 | |
| JPH02206138A (ja) | フリップチップ実装方法 | |
| JPH0666355B2 (ja) | 半導体装置の実装体およびその実装方法 | |
| JP3168889B2 (ja) | 半導体素子の実装方法 | |
| JP2570626B2 (ja) | 基板の接続構造及びその接続方法 | |
| JP2881088B2 (ja) | 半導体装置の製造方法 | |
| JPH0350736A (ja) | 半導体チップのバンプ製造方法 | |
| JPH05235098A (ja) | フリップチップ実装方法 | |
| JPH07273146A (ja) | 半導体装置の実装方法 | |
| JP2674786B2 (ja) | Ｉｃの実装方法および実装装置 | |
| JPH07153795A (ja) | 電子部品の実装方法 | |
| JPH06103701B2 (ja) | 半導体装置の実装体 |