JPS6216031A - デイジタル入力回路 - Google Patents
デイジタル入力回路Info
- Publication number
- JPS6216031A JPS6216031A JP15135485A JP15135485A JPS6216031A JP S6216031 A JPS6216031 A JP S6216031A JP 15135485 A JP15135485 A JP 15135485A JP 15135485 A JP15135485 A JP 15135485A JP S6216031 A JPS6216031 A JP S6216031A
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- JP
- Japan
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- circuit
- relay
- input signals
- digital input
- states
- Prior art date
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- Granted
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- Remote Monitoring And Control Of Power-Distribution Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はディジタル入力回路に係り、特にプラントの運
転状態や故障状態をあられすリレー接点のオンオフ情報
を取込むのに好適なディジタル入力回路に関する。
転状態や故障状態をあられすリレー接点のオンオフ情報
を取込むのに好適なディジタル入力回路に関する。
上下水道や電力設備等の遠方監視制御装置に於ては、制
御対象機器の動作状態や故障の有無がリレー接点のオン
オフで出力されており、このオンオフ状態を親局へ取込
むことによって監視制御が行われているにの遠方監視制
御装置の信頼性を高めるための対策としては、例えば特
公昭５５−２６４８３に記載のように、その動作時間あ
るいはくり返し動作の周期が既知の制御対象機器の実際
の動作時間等を監視し、それが既知の値から大幅にずれ
ているか否かをチェックして故障個所の発見を行うもの
があった。ところが、リレー接点自体は、表面皮膜の生
成、じんあいの付着、放電消耗。
御対象機器の動作状態や故障の有無がリレー接点のオン
オフで出力されており、このオンオフ状態を親局へ取込
むことによって監視制御が行われているにの遠方監視制
御装置の信頼性を高めるための対策としては、例えば特
公昭５５−２６４８３に記載のように、その動作時間あ
るいはくり返し動作の周期が既知の制御対象機器の実際
の動作時間等を監視し、それが既知の値から大幅にずれ
ているか否かをチェックして故障個所の発見を行うもの
があった。ところが、リレー接点自体は、表面皮膜の生
成、じんあいの付着、放電消耗。
粘着等のために障害を生じるが、従来方法ではこのよう
なリレー接点の障害は考慮されておらず、特に多発する
接点不良等は保守員による点検作業によって検出されて
いた。このために障害の検出が遅れ、遠方監視制御装置
としての信頼性に問題があった。
なリレー接点の障害は考慮されておらず、特に多発する
接点不良等は保守員による点検作業によって検出されて
いた。このために障害の検出が遅れ、遠方監視制御装置
としての信頼性に問題があった。
本発明の目的は、リレー接点の異常を自動的に検出し、
障害検出警報を出力する機能を有した、高信頼度のディ
ジタル入力回路を提供することにある。
障害検出警報を出力する機能を有した、高信頼度のディ
ジタル入力回路を提供することにある。
〔発明の概要〕
本発明は、正常なリレーのＣ接点（常閉接点）及びｂ接
点（常閉接点）は必ず一方がオン、他方がオフとなるこ
とに着目し、各リレー毎にそのＣ接点及びｂ接点の状態
を時分割でとり込んでそれらのオンオフ状態をしらべる
ようにしたことを特徴とするものである。
点（常閉接点）は必ず一方がオン、他方がオフとなるこ
とに着目し、各リレー毎にそのＣ接点及びｂ接点の状態
を時分割でとり込んでそれらのオンオフ状態をしらべる
ようにしたことを特徴とするものである。
以下、本発明を実施例によって説明する。第１図は本発
明の一実施例を示すもので、制御対象プラント１内には
プラントのポンプ、バルブ等の運転状態や故障状態を示
すリレー接点１ａ＋ ｉｂｇ ｌ。
明の一実施例を示すもので、制御対象プラント１内には
プラントのポンプ、バルブ等の運転状態や故障状態を示
すリレー接点１ａ＋ ｉｂｇ ｌ。
（ｉ＝ｘ、ｌ・・・・・・）が設けられている。これら
の内の各Ｃ接点は共通母線ＢＡに、各す接点は共通母線
Ｂ、に接続され、また各Ｃ接点からはディジタル入力回
路２への入力信号がとり出される。
の内の各Ｃ接点は共通母線ＢＡに、各す接点は共通母線
Ｂ、に接続され、また各Ｃ接点からはディジタル入力回
路２への入力信号がとり出される。
この信号は、第２図の接点１ａｌｌｂに示したように、
リレー接点１ａ＋ｌｋが正常なら一方がオンのとき必ず
他方はオフとなっている。
リレー接点１ａ＋ｌｋが正常なら一方がオンのとき必ず
他方はオフとなっている。
本発明のディジタル入力回路２では、タイミング回路１
００より第２図に示すようにまずパルスＰ□が出力され
てスイッチＡをオンとし共通母線ＢＡに電源１０１の電
圧を印加し、次いでパルスＰ２が出力されてスイッチＢ
をオンとし、共通母線Ｂ、に電源１０１の電圧を印加す
る。また、タイミングパルスＰ３は各パルスＰ□、Ｐオ
のオン時間中に出力されてシフトレジスタ７１への入力
信号の取込みを行わせる。この入力信号は、ディジタル
入力回路２の内部と外部を直流的に絶縁するフォトカプ
ラ３１を介して取込まれる。そこで全時刻ｔ１に接点ｉ
、がオン、接点ｉ、がオフしたとすると、その直後の時
刻ｔ、のパルスＰ３でとり込まれた入力信号Ａ、はオン
となり、時刻ｔ。
００より第２図に示すようにまずパルスＰ□が出力され
てスイッチＡをオンとし共通母線ＢＡに電源１０１の電
圧を印加し、次いでパルスＰ２が出力されてスイッチＢ
をオンとし、共通母線Ｂ、に電源１０１の電圧を印加す
る。また、タイミングパルスＰ３は各パルスＰ□、Ｐオ
のオン時間中に出力されてシフトレジスタ７１への入力
信号の取込みを行わせる。この入力信号は、ディジタル
入力回路２の内部と外部を直流的に絶縁するフォトカプ
ラ３１を介して取込まれる。そこで全時刻ｔ１に接点ｉ
、がオン、接点ｉ、がオフしたとすると、その直後の時
刻ｔ、のパルスＰ３でとり込まれた入力信号Ａ、はオン
となり、時刻ｔ。
のパルスＰ、でとり込まれた入力信号Ｂ、はオフになる
。このように接点１６１１ ｋにシリアルに電圧が印加
され、それと同期して入力信号が接点のオンオフを表す
情報としてシフトレジスタ７１にシリアルにとり込まれ
る。
。このように接点１６１１ ｋにシリアルに電圧が印加
され、それと同期して入力信号が接点のオンオフを表す
情報としてシフトレジスタ７１にシリアルにとり込まれ
る。
シフトレジスタ７１にとり込まれた入力信号ＡＬ−Ｂｉ
は１表１に示すように、双方ともオフ（０）かオン（１
）の時は異常、そうでなければ正常である。双方がオフ
というのは接点１ａ＋ｌｂ表 １ ともにオフの故障あるいは入力信号線の開放（断線等）
状態を、双方がオンというのは接点１ａｌｉ１が同時に
オンの故障あるいは入力信号線の短絡状態を意味する。
は１表１に示すように、双方ともオフ（０）かオン（１
）の時は異常、そうでなければ正常である。双方がオフ
というのは接点１ａ＋ｌｂ表 １ ともにオフの故障あるいは入力信号線の開放（断線等）
状態を、双方がオンというのは接点１ａｌｉ１が同時に
オンの故障あるいは入力信号線の短絡状態を意味する。
そこでＡ１とＢ１の排他的論理和をＦＯＲ回路４１で求
めれば、正常な時１、異常な時Ｏが出力される。従って
シフトレジスタに入力Ａ、、Ｂ、がパルスＰ３にて取込
まれた少し後の時刻１４（第２図）に、タイミング回路
１０よりパルスＰ４をアンドゲート５１へＥＯＲ回路４
１の出力とともに印加すると、接点ｌａｗ ｉｂ正常時
にはアンドゲート５１の出力が１となって入力Ａ。
めれば、正常な時１、異常な時Ｏが出力される。従って
シフトレジスタに入力Ａ、、Ｂ、がパルスＰ３にて取込
まれた少し後の時刻１４（第２図）に、タイミング回路
１０よりパルスＰ４をアンドゲート５１へＥＯＲ回路４
１の出力とともに印加すると、接点ｌａｗ ｉｂ正常時
にはアンドゲート５１の出力が１となって入力Ａ。
がデータメモリ８１へセットされ、監視制御情報として
使用される。異常があってＦＯＲ回路４ｉの出力がＯの
時はアンドゲート５１の出力はＯであるから、データメ
モリ８１への信号Ａ、の書込みは行われない。そしてＥ
ＯＲ出力の０はインバータ６ｊで反転されてエラーメモ
リ９１ヘバルスＰ４のタイミングで書込まれる。これは
エラー情報であって、警報表示等が行われる。
使用される。異常があってＦＯＲ回路４ｉの出力がＯの
時はアンドゲート５１の出力はＯであるから、データメ
モリ８１への信号Ａ、の書込みは行われない。そしてＥ
ＯＲ出力の０はインバータ６ｊで反転されてエラーメモ
リ９１ヘバルスＰ４のタイミングで書込まれる。これは
エラー情報であって、警報表示等が行われる。
以上のようにリレー接点又は入力信号線の異常が自動検
出されて表示されるが、第１図の実施例では入力信号Ａ
、、Ｂ、をとり込むタイミングｔｚ＋ｔ、の間で接点１
ａｌｉ、の切換えがあると、異常がないのにも拘らずＡ
、、Ｂ、ともに０又は１となってＦＯＲ出力がＯになっ
てしまう、第３図はこのような問題点に対処するための
本発明の他の実施例を示すもので、第４図はその動作タ
イムチャートである。本実施例ではタイミング回路１０
０ ＡからのパルスＰ、Ａ、Ｐ、Ａ、Ｐ、Ａ は、第４
図のように、第２図の場合のものを２回くり返す。そし
゛Ｃシフトレジスタも４個の入力信号をとり込む構成と
する。これによって接点１１のオンオフ情報はＡ ｔ
、 Ｃ、として時刻ｔ５１ ｔｔにとり込まれ、接点ｉ
、の方もＢ、、Ｄ、とじて時刻ｔｓｔ ｔｓにとり込ま
れる。これら４個の入力信号をとり込む時間は十分短い
から、この間にはリレー接点の切換えは、生じても高々
１と考えてよい。従って生じうる状況は第４図に示した
ようにＣＡＳＥ１〜ＣＡＳＥＩＯである。一方、入力信
号Ａ１〜Ｄ、の０（オフ）、１ （オフ）値のとり得る
組合せ１６通りは表２に示したようになる。この１６通
りの内ＣＡＳＥＩ、５，６．１０の場合は４入力信号と
り込み中に何の変化もなく正常な状態を示しており、第
２表の判定らんにＱ印を付した。他のＣＡＳＥ２〜４．
ＣＡＳＥ７〜９に相当する場合は入力信号取り込み中に
接点の切換えがあった場合でこれも正常であるが切換あ
りを示すものとしてΔ印で示した。以上のもの以外はす
べて異常であってＸ印で示している。第３図の判定回路
４ｉＡはＡ、〜Ｄ、から以上のような正常／異常の判定
を行う。この判定の論理式は入力Ａ、〜Ｄ１の添字ｉを
省略して 第 ２ 表 Ｚ＝（Ａ＋Ｂ） （Ｃ＋Ｄ） （Ｂ＋Ｃ） （Ａ
＋Ｄ）・・・・・・（１） で与えられる。但し式（１）で はアンド、 はオア、
＋は排他的論理和であり、Ｚ＝１なら正常、０なら異常
（表２×印）である。このＺは判定回路４ｉＡから出力
され、Ｚ＝１ならアンドゲート５１を介して、パルスＰ
４のタイミングで入力信号をデータメモリ８１ヘセツト
し、またＺ＝０ならその反転出力Ｚがエラーメモリ９１
ヘパルスＰ。
出されて表示されるが、第１図の実施例では入力信号Ａ
、、Ｂ、をとり込むタイミングｔｚ＋ｔ、の間で接点１
ａｌｉ、の切換えがあると、異常がないのにも拘らずＡ
、、Ｂ、ともに０又は１となってＦＯＲ出力がＯになっ
てしまう、第３図はこのような問題点に対処するための
本発明の他の実施例を示すもので、第４図はその動作タ
イムチャートである。本実施例ではタイミング回路１０
０ ＡからのパルスＰ、Ａ、Ｐ、Ａ、Ｐ、Ａ は、第４
図のように、第２図の場合のものを２回くり返す。そし
゛Ｃシフトレジスタも４個の入力信号をとり込む構成と
する。これによって接点１１のオンオフ情報はＡ ｔ
、 Ｃ、として時刻ｔ５１ ｔｔにとり込まれ、接点ｉ
、の方もＢ、、Ｄ、とじて時刻ｔｓｔ ｔｓにとり込ま
れる。これら４個の入力信号をとり込む時間は十分短い
から、この間にはリレー接点の切換えは、生じても高々
１と考えてよい。従って生じうる状況は第４図に示した
ようにＣＡＳＥ１〜ＣＡＳＥＩＯである。一方、入力信
号Ａ１〜Ｄ、の０（オフ）、１ （オフ）値のとり得る
組合せ１６通りは表２に示したようになる。この１６通
りの内ＣＡＳＥＩ、５，６．１０の場合は４入力信号と
り込み中に何の変化もなく正常な状態を示しており、第
２表の判定らんにＱ印を付した。他のＣＡＳＥ２〜４．
ＣＡＳＥ７〜９に相当する場合は入力信号取り込み中に
接点の切換えがあった場合でこれも正常であるが切換あ
りを示すものとしてΔ印で示した。以上のもの以外はす
べて異常であってＸ印で示している。第３図の判定回路
４ｉＡはＡ、〜Ｄ、から以上のような正常／異常の判定
を行う。この判定の論理式は入力Ａ、〜Ｄ１の添字ｉを
省略して 第 ２ 表 Ｚ＝（Ａ＋Ｂ） （Ｃ＋Ｄ） （Ｂ＋Ｃ） （Ａ
＋Ｄ）・・・・・・（１） で与えられる。但し式（１）で はアンド、 はオア、
＋は排他的論理和であり、Ｚ＝１なら正常、０なら異常
（表２×印）である。このＺは判定回路４ｉＡから出力
され、Ｚ＝１ならアンドゲート５１を介して、パルスＰ
４のタイミングで入力信号をデータメモリ８１ヘセツト
し、またＺ＝０ならその反転出力Ｚがエラーメモリ９１
ヘパルスＰ。
のタイミングでセットされるのは第１図の場合と同じで
ある。このように、本実施例によると、接点のオンオフ
信号を入力している間にもし切換えが生じても、それを
接点の異常と思って判定することはなくなり、高信頼度
の異常検出が可能となる。
ある。このように、本実施例によると、接点のオンオフ
信号を入力している間にもし切換えが生じても、それを
接点の異常と思って判定することはなくなり、高信頼度
の異常検出が可能となる。
なお、第１図、第３図のいずれの実施例においても、フ
ォトカプラ３１〜３１以降の処理回路はすべてマイクロ
プロセッサによって実現することも容易である。
ォトカプラ３１〜３１以降の処理回路はすべてマイクロ
プロセッサによって実現することも容易である。
以上の実施例から明らかなように、本発明によれば、簡
単なハードの追加のみで、リレー接点の接触不良やケー
ブルの故障の障害検出が可能であり、障害発生時直ちに
警報表示されるため、保守が容易となるとともに、信号
取りこぼしなどによる重大事故の発生を防止できて遠方
監視制御装置の信頼性を大幅に向上できる。
単なハードの追加のみで、リレー接点の接触不良やケー
ブルの故障の障害検出が可能であり、障害発生時直ちに
警報表示されるため、保守が容易となるとともに、信号
取りこぼしなどによる重大事故の発生を防止できて遠方
監視制御装置の信頼性を大幅に向上できる。
第１図及び第２図は本発明の一実施例を示す図、及びそ
の動作タイムチャート、第３図及び第４図は本発明の他
の実施例を示す図及びその動作タイムチャートである。 １・・・プラント、２，２Ａ・・・ディジタル入力回路
、４１〜４１・・・排他的論理和ゲート、１．．２．、
ｉ。 ・・リレーａ接点、１□ ２ｂｇ ｉｙ・・・リレー
ｂ接点、ｌｃ、２ｃ、ｉ、−リレーコモン接点、４１Ａ
〜４ｉＡ・・・判定回路、７１〜７１・・・シフトレジ
スタ、７１Ａ〜７ｉＡ・・・シフトレジスタ、１００Ａ
・・・タイミング回路。
の動作タイムチャート、第３図及び第４図は本発明の他
の実施例を示す図及びその動作タイムチャートである。 １・・・プラント、２，２Ａ・・・ディジタル入力回路
、４１〜４１・・・排他的論理和ゲート、１．．２．、
ｉ。 ・・リレーａ接点、１□ ２ｂｇ ｉｙ・・・リレー
ｂ接点、ｌｃ、２ｃ、ｉ、−リレーコモン接点、４１Ａ
〜４ｉＡ・・・判定回路、７１〜７１・・・シフトレジ
スタ、７１Ａ〜７ｉＡ・・・シフトレジスタ、１００Ａ
・・・タイミング回路。
Claims (1)
- 【特許請求の範囲】 １、プラントの状態に応じて作動する各リレーの常開接
点及び常閉接点のオンオフ状態を入力信号として時分割
でシリアルに取込む取込み回路と、該回路により取込ん
だ入力信号をチェックして各リレーが正常か否かを判定
する判定回路とを有したことを特徴とするディジタル入
力回路。 ２、前記取込み回路は、各リレーの常開接点及び常閉接
点のオンオフ状態を入力信号として１回ずつ取込むとと
もに、前記判定回路は上記入力信号が同一状態なら当該
リレーは異常、相異なる状態なら正常と判定するように
構成したことを特徴とする特許請求の範囲第１項記載の
ディジタル入力回路。 ３、前記取込み回路は、各リレーの常開接点のオンオフ
状態を第１及び第３入力信号として取込みかつ各リレー
の常閉接点のオンオフ状態を第２及び第４入力信号とし
て取込むとともに、前記判定回路は、上記第１及び第２
入力信号が相異なる状態でかつ上記第３及び第４入力信
号が相異なる状態である時、あるいは上記第２及び第３
入力信号が相異なる状態でかつ上記第１及び第４入力信
号が同一状態である時は当該リレーは正常と判定し、そ
れ以外では異常と判定するように構成したことを特徴と
する特許請求の範囲第１項記載のディジタル入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15135485A JPH0667140B2 (ja) | 1985-07-11 | 1985-07-11 | デイジタル入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15135485A JPH0667140B2 (ja) | 1985-07-11 | 1985-07-11 | デイジタル入力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6216031A true JPS6216031A (ja) | 1987-01-24 |
| JPH0667140B2 JPH0667140B2 (ja) | 1994-08-24 |
Family
ID=15516714
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15135485A Expired - Lifetime JPH0667140B2 (ja) | 1985-07-11 | 1985-07-11 | デイジタル入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0667140B2 (ja) |
-
1985
- 1985-07-11 JP JP15135485A patent/JPH0667140B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0667140B2 (ja) | 1994-08-24 |
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