JPS62159512A - クロツク制御回路 - Google Patents
クロツク制御回路Info
- Publication number
- JPS62159512A JPS62159512A JP61000908A JP90886A JPS62159512A JP S62159512 A JPS62159512 A JP S62159512A JP 61000908 A JP61000908 A JP 61000908A JP 90886 A JP90886 A JP 90886A JP S62159512 A JPS62159512 A JP S62159512A
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- JP
- Japan
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- clock
- scale integrated
- integrated circuit
- circuit
- output buffer
- Prior art date
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- Test And Diagnosis Of Digital Computers (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はクロック生成回路を内蔵する大規模集積回路
のクロック制御回路に関するものである。
のクロック制御回路に関するものである。
従来のこの種の回路としては第２図に示すものがあった
。第２図は従来のクロック制御回路を示すブロック図で
あり、図において（１）は大規模集積回路Ｉ、＋２１は
クロック生成回路、（３）はクロック信号Ｉ、＋４１は
大規模集積回路Ｉの出力バッファ増幅器（以下出力バッ
ファと略記する）、＋５１は大規模集積回路ｎ、＋６１
は大規模集積回路■の入カバツファ増幅器（以下入力バ
ッファと略記する）、（７）はクロック信号■である。
。第２図は従来のクロック制御回路を示すブロック図で
あり、図において（１）は大規模集積回路Ｉ、＋２１は
クロック生成回路、（３）はクロック信号Ｉ、＋４１は
大規模集積回路Ｉの出力バッファ増幅器（以下出力バッ
ファと略記する）、＋５１は大規模集積回路ｎ、＋６１
は大規模集積回路■の入カバツファ増幅器（以下入力バ
ッファと略記する）、（７）はクロック信号■である。
次に従来の回路の動作について説明する。大規模集積回
路■（１）に内蔵されているクロック生成回路（２）で
生成されたクロック信号Ｉ（３）は、大規模集積回路Ｉ
（１）内に転送されると同時に出力バッファ（４）全経
由して大規模集積回路■（５）に転送される。大規模集
積回路「（５）では大規模集積回路！（１）からのクロ
ック信号金人カバッファ（６１で受信し、クロック信号
ｎ １７１とじて大規模集積回路■（５）内に転送する
。即ち、クロック信号Ｉ（３）は大規模集積回路１（１
）へは直接転送され、大規模集積回路ｎ １５＋へは出
力バッファ（４）と入力バッファ（６）とを介して転送
されることになる。
路■（１）に内蔵されているクロック生成回路（２）で
生成されたクロック信号Ｉ（３）は、大規模集積回路Ｉ
（１）内に転送されると同時に出力バッファ（４）全経
由して大規模集積回路■（５）に転送される。大規模集
積回路「（５）では大規模集積回路！（１）からのクロ
ック信号金人カバッファ（６１で受信し、クロック信号
ｎ １７１とじて大規模集積回路■（５）内に転送する
。即ち、クロック信号Ｉ（３）は大規模集積回路１（１
）へは直接転送され、大規模集積回路ｎ １５＋へは出
力バッファ（４）と入力バッファ（６）とを介して転送
されることになる。
従来のクロック制御回路は以上のように構成されている
ので、クロック信号■（７）はクロック信号Ｉ（３）よ
り出力バッファ（４）と入力バッファ（６）の伝送遅延
分だけ遅れる。このため大規模集積回路■（５）では大
規模集積回路Ｉ（１）に対してクロック信号の位相差が
発生し、そのため大規模集積回路■（１）及びＩＩ （
５１の相互関連動作において性能低下や誤動作を引き起
すなどの問題点があった。
ので、クロック信号■（７）はクロック信号Ｉ（３）よ
り出力バッファ（４）と入力バッファ（６）の伝送遅延
分だけ遅れる。このため大規模集積回路■（５）では大
規模集積回路Ｉ（１）に対してクロック信号の位相差が
発生し、そのため大規模集積回路■（１）及びＩＩ （
５１の相互関連動作において性能低下や誤動作を引き起
すなどの問題点があった。
又、大規模集積回路■（１）のクロック生成回路（２）
に故障が発生し、クロック信号が生成されない場合、制
御回路全体の動作が不可能になるなどの問題点があった
。
に故障が発生し、クロック信号が生成されない場合、制
御回路全体の動作が不可能になるなどの問題点があった
。
この発明はかかる問題点を解決するためになされたもの
で、大規模集積回路相互間のクロック信号の位相差の発
生を除去するとともに大規模集積回路の一方のクロック
生成回路に故障が発生しクロック信号の生成が停止した
場合でも、他方の大規模集積回路からクロック信号全供
給して制御回路全体の動作全可能にするクロック制御方
法を得ることを目的としている。
で、大規模集積回路相互間のクロック信号の位相差の発
生を除去するとともに大規模集積回路の一方のクロック
生成回路に故障が発生しクロック信号の生成が停止した
場合でも、他方の大規模集積回路からクロック信号全供
給して制御回路全体の動作全可能にするクロック制御方
法を得ることを目的としている。
この発明に係るクロック制御回路では大規模集積回路に
内蔵するクロック生成回路の出力を出力バッファを介し
て伝送路に出力すると共に、この伝送路のクロック信号
を入力バッファを介して尚該大規模集積回路のクロック
信号とし、かつ出力バッファの動作を制御して出力バッ
ファの入力と伝送路との間をし中断し、この大規模集積
回路の外部から伝送路に出力されたクロック信号を入力
バッファに入力することができるようにした。
内蔵するクロック生成回路の出力を出力バッファを介し
て伝送路に出力すると共に、この伝送路のクロック信号
を入力バッファを介して尚該大規模集積回路のクロック
信号とし、かつ出力バッファの動作を制御して出力バッ
ファの入力と伝送路との間をし中断し、この大規模集積
回路の外部から伝送路に出力されたクロック信号を入力
バッファに入力することができるようにした。
この発明においては各々の大規模集積回路ごとにクロッ
ク生成回路を持ち、かつ、出力バッファの制御によシク
ロツク信号を転送することができるので、クロック信号
の位相の差による性能低下や誤動作を引き起すことなく
、又、一方のクロック生成回路に故障が発生［７てもク
ロック信号の供給が可能となる。
ク生成回路を持ち、かつ、出力バッファの制御によシク
ロツク信号を転送することができるので、クロック信号
の位相の差による性能低下や誤動作を引き起すことなく
、又、一方のクロック生成回路に故障が発生［７てもク
ロック信号の供給が可能となる。
以下、この発明の実施例を図について説明する。
第１図はこの発明の一実施例を示すブロック図で、第２
図と同一符号は同−又は相当部分を示し、（２１）はテ
ストモード信号Ａ、 （２２）はインバータ、（２３
）は集積回路■（１）の出力バッファ、（２４）は入力
バッファ、（２５）は集積回路■（５）の入力バッファ
、（２６）は出力バッファ、（２７）はテストモード信
号Ｂ１（２８）は低速クロック生成回路、（２９）はテ
ストクロック生成回路、（３０）はセレクト回路である
。
図と同一符号は同−又は相当部分を示し、（２１）はテ
ストモード信号Ａ、 （２２）はインバータ、（２３
）は集積回路■（１）の出力バッファ、（２４）は入力
バッファ、（２５）は集積回路■（５）の入力バッファ
、（２６）は出力バッファ、（２７）はテストモード信
号Ｂ１（２８）は低速クロック生成回路、（２９）はテ
ストクロック生成回路、（３０）はセレクト回路である
。
次にこの発明の動作について説明する。テストモード信
号Ａ （２１）が１Ｌ”レベルの場合、出力バッファ（
２６）には１Ｌ＃レベル、出力バッファ（２３）にはイ
ンバータ（２２）で反転した＠Ｈ”レベルの信号が供給
される。従って大規模集積回路■（１）のクロック生成
回路（２）で生成されたクロックは出力バッファ（２３
）から入力バッファ（２４） ’に経由してクロック信
号■（３）として大規模集積回路■（１）内に供給され
ると同時に、出力バッファ（２３）から大規模集積回路
■（５）内の入力バッファ（２５） ’ｅ経由して大規
模集積回路■（５）内にクロック信号■（７）として供
給される。
号Ａ （２１）が１Ｌ”レベルの場合、出力バッファ（
２６）には１Ｌ＃レベル、出力バッファ（２３）にはイ
ンバータ（２２）で反転した＠Ｈ”レベルの信号が供給
される。従って大規模集積回路■（１）のクロック生成
回路（２）で生成されたクロックは出力バッファ（２３
）から入力バッファ（２４） ’に経由してクロック信
号■（３）として大規模集積回路■（１）内に供給され
ると同時に、出力バッファ（２３）から大規模集積回路
■（５）内の入力バッファ（２５） ’ｅ経由して大規
模集積回路■（５）内にクロック信号■（７）として供
給される。
一方、反対にテストモード信号Ａ （２１）が“Ｈ”レ
ベルの場合、出力バッファ（２６）にｔ Ｈｓレベル、
出力バッファ（２３）にはインバータ（２２）で反転さ
れた″Ｌ＃レベルの信号が供給される。従って大規模集
積回路Ｉ（１）のクロック生成回路（２）からのクロッ
ク信号は出力バッファ（２３）で阻止され、大規模集積
回路■（５）の低速クロック生成回路（２８）またはテ
ストクロック生成回路（２９）からのクロック信号が出
力バッファ（２６）から出力される。
ベルの場合、出力バッファ（２６）にｔ Ｈｓレベル、
出力バッファ（２３）にはインバータ（２２）で反転さ
れた″Ｌ＃レベルの信号が供給される。従って大規模集
積回路Ｉ（１）のクロック生成回路（２）からのクロッ
ク信号は出力バッファ（２３）で阻止され、大規模集積
回路■（５）の低速クロック生成回路（２８）またはテ
ストクロック生成回路（２９）からのクロック信号が出
力バッファ（２６）から出力される。
この場合においてテストモード信号Ｂ （２７）が１Ｌ
”レベルの場合は低速クロック生成回路（２８）からの
クロック信号がセレクト回路（３０）で選択され、出力
バッファ（２６）に転送され入力バッファ（２５） ｅ
経由して大規模集積回路■（５）内に供給される。又、
大規模集積回路Ｉ（１）へは出力バッファ（２６） 、
入力バッファ（２４） ’に経由してクロック信号が供
給されることとなる。
”レベルの場合は低速クロック生成回路（２８）からの
クロック信号がセレクト回路（３０）で選択され、出力
バッファ（２６）に転送され入力バッファ（２５） ｅ
経由して大規模集積回路■（５）内に供給される。又、
大規模集積回路Ｉ（１）へは出力バッファ（２６） 、
入力バッファ（２４） ’に経由してクロック信号が供
給されることとなる。
又、テストモード信号Ｂ （２７）が″″Ｈ＃Ｈ＃レベ
ル、テストクロック生成回路（２９）からのクロック信
号が、セレクト回路（３０）で選択され上記と同様にク
ロック信号■（７）と、クロック信号Ｉ（３）が各々供
給される。
ル、テストクロック生成回路（２９）からのクロック信
号が、セレクト回路（３０）で選択され上記と同様にク
ロック信号■（７）と、クロック信号Ｉ（３）が各々供
給される。
なお、上記実施例では、２個の大規模集積回路の組合せ
について説明したが、３個以上の組合せにおいても実施
できる。
について説明したが、３個以上の組合せにおいても実施
できる。
又、上記実施例においては、低速クロック生成回路とテ
ストクロック生成回路が各々１個の場合について説明し
たが、２個以上の組合せでも、大規模集積回路外に低速
クロック生成回路やテスト回路を設けても実施可能であ
る。
ストクロック生成回路が各々１個の場合について説明し
たが、２個以上の組合せでも、大規模集積回路外に低速
クロック生成回路やテスト回路を設けても実施可能であ
る。
更に上記実施例では、クロック信号の転送について説明
したが、他の信号の転送においても同様の効果を奏する
ことができる。
したが、他の信号の転送においても同様の効果を奏する
ことができる。
この発明は以上説明したとおジクロツク信号転送のため
の出力バッファを制御できるようにし、かつ内蔵するク
ロック生成回路の出力も出力バッファと入カバッファ金
介してクロック信号としたので、大規模集積回路間のク
ロック信号の転送において位相差がなくなり性能低下、
誤動作を防止でき、又、一方の大規模集積回路に内蔵さ
れているクロック生成回路が動作不能でも、他方の大規
模集積回路に内蔵されているクロック生成回路や、テス
トクロック生成回路からクロックが転送されるので全体
の動作全継続することができるという効果がある。
の出力バッファを制御できるようにし、かつ内蔵するク
ロック生成回路の出力も出力バッファと入カバッファ金
介してクロック信号としたので、大規模集積回路間のク
ロック信号の転送において位相差がなくなり性能低下、
誤動作を防止でき、又、一方の大規模集積回路に内蔵さ
れているクロック生成回路が動作不能でも、他方の大規
模集積回路に内蔵されているクロック生成回路や、テス
トクロック生成回路からクロックが転送されるので全体
の動作全継続することができるという効果がある。
第１図はこの発明の一実施例を示すブロック図、第２図
は従来のクロック制御装置を示すブロック図である。 図において（１）は大規模集積回路１、＋２１はクロッ
ク生成回路、（３）はクロック信号１、＋５１は大規模
集積回路ｎ、＋７１はクロック信号ＩＩ、（２１）はテ
ストモード信号Ａ、 （２２）はインバータ、（２３
） 、 （２６）はそれぞれ出力バッファ、（２４）、
（２５）はそれぞれ入力バッファ、（２７）はテストモ
ード信号Ｂ、（２８）は低速クロック生成回路、（２９
）はテストクロック生成回路、（３のはセレクト回路。 なお、各図中同一符号は同−又は相当部分を示す。
は従来のクロック制御装置を示すブロック図である。 図において（１）は大規模集積回路１、＋２１はクロッ
ク生成回路、（３）はクロック信号１、＋５１は大規模
集積回路ｎ、＋７１はクロック信号ＩＩ、（２１）はテ
ストモード信号Ａ、 （２２）はインバータ、（２３
） 、 （２６）はそれぞれ出力バッファ、（２４）、
（２５）はそれぞれ入力バッファ、（２７）はテストモ
ード信号Ｂ、（２８）は低速クロック生成回路、（２９
）はテストクロック生成回路、（３のはセレクト回路。 なお、各図中同一符号は同−又は相当部分を示す。
Claims (2)
- （１）大規模集積回路内にクロック生成回路、出力バッ
ファ増幅器、入力バッファ増幅器を有し、上記クロック
生成回路の出力を上記出力バッファ増幅器の入力として
接続し、かつ上記出力バッファ増幅器の出力と上記入力
バッファ増幅器の入力とを並列にして伝送路に接続し、
上記入力バッファ増幅器の出力を当該大規模集積回路内
のクロック信号として分配する大規模集積回路、 この大規模集積回路の上記出力バッファ増幅器の動作を
制御して、上記出力バッファ増幅器からの出力を上記伝
送路及び上記入力バッファ増幅器の入力へ出力するか、
又は上記出力バッファ増幅器からの出力を阻止し、この
大規模集積回路の外部から上記伝送路に出力されたクロ
ック信号を上記入力バッファ増幅器の入力とするかの切
換えを行う切換え手段を備えたクロック制御回路。 - （２）大規模集積回路内のクロック生成回路は低速クロ
ック生成回路、テストクロック生成回路等の複数種類の
クロック生成回路と、この複数種類のクロック生成回路
のうちから一つのクロック生成回路の出力を選択して上
記出力用バッファ増幅器の入力に接続するセレクト回路
とを備えたことを特徴とする特許請求の範囲第１項記載
のクロック制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61000908A JPS62159512A (ja) | 1986-01-07 | 1986-01-07 | クロツク制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61000908A JPS62159512A (ja) | 1986-01-07 | 1986-01-07 | クロツク制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62159512A true JPS62159512A (ja) | 1987-07-15 |
Family
ID=11486775
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61000908A Pending JPS62159512A (ja) | 1986-01-07 | 1986-01-07 | クロツク制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62159512A (ja) |
-
1986
- 1986-01-07 JP JP61000908A patent/JPS62159512A/ja active Pending
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