JPS62155693A - 電子交換機 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は分散制御方式の電子交換機に係り、特にプロセ
ッサ間の通信方式に関する。

（従来の技術） 複数のプロセッサを分散配置して全体の機能および処理
能力を高めた分散制御方式の電子交換機が注目されてい
る。このような分散制御方式の電子交換機として、本発
明者らは電話機やデータ端末等の加入者端末および局線
または専用線に接続されるライン／トランクカードを実
装したライン／トランクシェルフと、交換処理を制御す
る共通制御カードを実装した共通１ＩｉｌＩｒＩＪシエ
ルフを回線の規模に応じて積層可能として、各シェルフ
内にプロセッサを配置し、これらのプロセッサ間で通信
を行なうようにした電子交換機を提案している。

このような電子交換機においては、異なるシェルフに実
装されたプロセッサ間の通信、特にライン／トランクシ
ェルフ内のプロセッサと、共通制御シェルフ内のプロセ
ッサ間の通信は、リアルタイムで行なわれなければなら
ない。このためにはプロセッサ間の通信をパラレル伝送
で行なえばよいが、シェルフ間を接続するケーブルの本
数が多くなり、ケーブル敷設コストが増大し、また信頼
性が低下するという問題が発生する。

一方、同一シェルフ、例えば共通制御シェルフ内におい
て異なるプロセッサ間の通信を行なう場合に、割込み制
御によりシリアル伝送を行なうと、割込み制御のための
複雑な回路がプロセッサ対応に必要となるため、交換機
全体としてのハードウェア吊が増大するとともに、交換
処理が割込み制御の都度中断され、処理効率が低下する
という問題がある。

また、一般にライン／トランクシェルフ内のプロセッサ
（ライン／トランクカード）が授受するダイヤル信号等
の信号は物理レベルであり、このような物理レベルの信
号をそのまま共通制御シェルフ内のプロセッサ（メイン
ＣＰＵ等）に与えると、該プロセッサの負担が著しく増
大するばかりでなく、変更、付加等が困難となって拡張
性に乏しくなるという問題がある。

（発明が解決しようとする問題点） このようにライン／トランクシェルフや共通制御シェル
フを積層し、プロセッサを各シェルフ内に分散配置した
電子交換機においては、異なるシェルフ内のプロセッサ
間の通信を、シェルフ間の配線数を増加させることなく
リアルタイムで行なうことと、同一シェルフ内のプロセ
ッサ間の通信を、ハードウェアの増大を招くことなく、
しかも交換処理の効率を低下させずに行なうこと、なら
びにシステムを拡張し易い構成にすることが大きな課題
となっている。

本発明はこのような問題点を解決するためになされたも
ので、ライン／トランクシェルフや共通制御シェルフを
積層した構造の分散制御方式による電子交換機において
、シェルフ間の配線数を極力少なくしながら、異なるシ
ェルフ内のプロセッサ間の通信をリアルタイムで行なう
ことができ、しかもハードウェアの増大や交換処理の効
率低下を伴わずに同一シェルフ内のプロセッサ間の通信
を行なうことができ、さらに拡張性に富む電子交換機を
提供することを目的とする。

［発明の構成］ （問題点を解決するための手段） 本発明は加入者端末および局線または専用線に接続され
るライン／トランクカードを実装した複数のライン／ト
ランクシェルフと、交換処理を制御する共通制御カード
を実装した共通制御シェルフを積層して構成され、さら
に各シェルフ内にプロセッサを分散配置した分散制御方
式の電子交換機において、異なるシェルフに実装された
プロセッサ間の通信はシリアル伝送で行ない、同一シェ
ルフに実装されたプロセッサ間の通信は共通バスを介し
てパラレル伝送で行なうようにし、さらにシリアル伝送
系とパラレル伝送系との間に物理レベルと論理レベルと
の変換のためのプロセッサを介在させたことを特徴とす
る。

（作用） 異なるシェルフに実装されたプロセッサ間、例えばライ
ン／トランクシェルフ内のプロセッサと、共通制御シェ
ルフ内のプロセッサとの間で通信を行なう場合には、デ
ータハイウェイ上をシリアルにデータを伝送させる。こ
れによりシェルフ間を接続する配線が少なくて済み、そ
の敷設コストが大きく低減されるとともに、信頼性が高
められる。一方、同一シェルフ内、例えば共通制御シェ
ルフ内のプロセッサ間で通信を行なう場合はデータを共
通バスを介してパラレル伝送する。従って、割込み制御
を用いた場合のような複雑なハードウェアが不要となり
、また処理効率の向上が図られる。

さらに、例えばライン／トランクシェルフと共通制御シ
ェルフとのプロセッサ間通信に際しては、ライン／トラ
ンクシェルフ内のプロセッサが扱う信号形態である物理
レベルと、共通制御シェルフ内のプロセッサの処理レベ
ルである論理レベルとの変換がプロセッサによって行な
われることで、共通制御内のメインＣＰＵ等のプロセッ
サの負担が減少するので、ライン／トランクシェルフの
積層数を増やすことができ、拡張性が向上する。

（実施例） 第１図は本発明の一実施例に係る電子交換機の概略構成
図であり、共通制御シェルフ１と、複数のライン／トラ
ンクシェルフ２８〜２ｎを第２図に示すように積層した
構造となっている。

共通制御シェルフ１には交換処理、メインテナンス等を
司るメインＣＰＩＪ　（Ｍｃｐｕ　）カード１１と、通
話管理、メッセージング、ディレクトリ等の各種アプリ
ケーションを司るアプリケーションＣＰＵ　（Ａｃｐｕ
　）カード１２と、これらメインＣＰＬＩカード１１お
よびアプリケーションＣＰＵカード１２とライン／トラ
ンク（Ｌ　／　Ｔ　）カード２１との間の通信１ＩｉＩ
ＩＩＩｌや、ソフトにおける入出力レベル変換等を行な
うローカルＣＰｔＪ　１（ＤＩ　）カード１３、および
時分割タイムスロットの変換を行なうタイムスイッチ（
ＴＳＷ）カード１４等の共通制御部を構成するカード（
カード状の回路装置）が実装されている。なお、本発明
ではこれら共通制御シェルフ１内の各種カード１１〜１
４を総称して共通制御カードという。また、各共通制御
カード１１〜１４内のプロセッサは共通バス１５に接続
された共通メモリ１６を介して相互に通信を行なうこと
ができる。

一方、ライン／トランクシェルフ２ａ〜２ｎ内には、電
話機やデータ端末等の加入者端末および局線または専用
線が接続されるライン／トランク（Ｌ／Ｔ　）カード２
１が回線数に応じて実装されている。共通制御シェルフ
１とライン／トランク９１１１７２８〜２０間は、ロー
カルＣＰＵカード１３からライン／トランクカード２１
への送信用データハイウェイとライン／トランクカード
２１からローカルＣＰＵカード１３への受信用データハ
イウェイを含むシリアル伝送のためのコントロールハイ
ウェイ３と、タイムスイッチカード１４とライン／トラ
ンクカード２１との間に接続されたＰＣＭタイムスロッ
ト入替えのためのＰＣＭハイウェイ４により接続されて
いる。

次に、第１図の各部について詳細に説明する。

第３図はうイン／トランクカード２１のうち、特にディ
ジタル電話機３１に接続されるライン／トランクカード
の内部構成を示す。第３図において、　ディジタル電話
機用ＬＳＩ　（ＤＴＬＳ！＞３２は、ディジタル電話機
３１と、ライン／トランクカードおよびこれに接続され
る電話機や局線等をコントロールするＣＰＵからなるポ
ートコントローラ（ＰＣ）３３との間の通信制御を行な
うＬＳＩである。また、インターフェースＬＳＩ（ＩＬ
ＳＩ）３４はボートコントローラ３３と共通制御シェル
フ１内のローカルＣＰＵ１３（第１図）との間の通信制
御を行なうＬＳＩであり、後３１するようにスレーブ・
モードで動作するものとする。

第４図は共通制御シェルフ１内のローカルＣＰＵカード
１３の内部構成を示す。第４図において、インターフェ
ースＬＳＩ　（ＩＬＳＩ）４１は第３図におけるインタ
ーフェースＬＳＩ３４と同一構成であるが、外部からの
モード設定入力を異にしており、後述するようにマスク
・モードで動作する。ローカルメモリ４２はローカルＣ
ＰＵ（Ｌｃｐｕ）４３を動作させるためのプログラムや
データを格納するためのものであり、バッフ？４５は共
通バス１５とローカルＣＰｔＪカード１３内のローカル
バス４６とを接続したり切離したりするためのものであ
るローカルＣＰｔＪ４３が共通バス１５をアクセスする
時は、デコーダ４４が共通メモリ７１（後述）に割当て
られたアドレスを検出したとき、バッファ４５をオンに
して共通バス１５とローカルバス４６とを接続する。な
お、ローカルメモリ４２と共通メモリ７１は異なるアド
レスが割当てられている。

第５図は共通制御シェルフ１内のメインＣＰＵカード１
１の内部構成を示す。図に示すようにメインＣＰＵカー
ド１１は第４図に示したローカルＣＰＵカード１３とほ
ぼ同−構成であり、ローカルメモリ５１．メインＣＰｔ
Ｊ　（Ｍｃｐｕ　）　５２　、デコーダ５３．バッファ
５４およびローカルバス５５を有する。但し、メインＣ
ＰＬＩカード１１はコントロールハイウェイ３に接続さ
れていないためインターフェースＬＳＩは内蔵しない。

なお、図示していないが、共通制御シェルフ１内のアプ
リケーションＣＰＵカード１２も第５図に示したメイン
ＣＰＵカード１１と同一構成である。

第６図は共通制御シェルフ１内のタイムスイッチカード
１４の内部構成であり、タイムスイッチコントローラ及
びタイムスイッチ６１と、デコーダ６２およびバッファ
６３を有する。タイムスイッチカード１４はメインＣＰ
Ｕ５２によってのみアクセスされるようになっており、
具体的にはデコーダ６２が共通バス１５上のアドレスが
タイムスイッチコントロール用のアドレスと一致したか
否かをモニターし、一致したときのみバッファ６３をオ
ンにしてタイムスイッチコントローラ及びタイムスイッ
チ６１を共通バス１５に接続する。

第７図は共通制御シェルフ１内の共通メモリカード１６
の内部構成であり、共通メモリ７１とデコーダ７２およ
びバッファ７３を有し、共通メモリ７１をアクセスする
方法は第６図に示したタイムスイッチカード１４におけ
る上述したアクセス方法と同様である。

次に、第８図を参照して共通制御シェルフ１における共
通制御カード内のプロセッサ、例えば第４図に示したロ
ーカルＣＰＵカード１３内のローカルＣＰＵ４３と、第
３図に示したライン／１〜ランクカード２１内のプロセ
ッサ（ボートコントローラ３３〉との間の通信方式につ
いて説明する。

前述したように、こうした異なるシェルフ内のプロセッ
サ間の通信は、割込み制御によりシリアル伝送で行なわ
れる。

第８図において、コントロールハイウェイ３はデータハ
イウェイ（データ入出力線）、フレーム同期信号伝送線
およびデータハイウェイクロックの伝送線を有し、ＰＣ
Ｍハイウェイ４はＰＣＭハイウェイクロックの伝送線と
ＰＣＭハイウェイフレーム同期信号の伝送線を有する。

ローカルＣＰＵカード１３内のクロック発生器４７はコ
ントロールハイウェイ３にデータハイウェイクロックを
送出する。一方、ライン／トランクカード２１内の回線
対応部３６はＧＯＤＥＣや５ＬＩＣ等を含む。

本実施例ではインターフェースＬＳＩとしてモード設定
入力により２つのモード、すなわちタイムスロットの変
化点に同期してデータを送出する機能を持つマスク・モ
ードと、外部からのタイムスロット指定アドレスにより
得られるタイムスロットアドレスでのみデータを送出で
きる機能を持つスレーブ・モードとに切換えが可能に構
成されたものが使用される。

ローカルＣＰＵカード１３内のインターフェースＬＳＩ
４１はマスク・モードで動作し、ローカルＣＰＵとコン
トロールハイウェイ３の間に挿入される。このインター
フェースＬＳＩ４１からコントロールハイウェイ３への
データの送出は、タイムスロットの変化点に同期して行
なわれる。また、ライン／トランクカート２１内のイン
ターフェースＬＳＩ３４からのデータの受信にＥしては
、ヘッダを検出したときに受信を行ない、ローカルＣＰ
Ｕ４３に対し受信要求としての割込み要求を行なう。

ライン／トランクカード２１内のインターフェースＬＳ
Ｉ３４はスレーブ・モードで動作し、コントロールハイ
ウェイ３およびＰＣＭハイウェイ４と当該カード２１内
の各ポートの入出力を制ｔｉｌｌするボートコントロー
ラ３３とを接続する。このインターフェースＬＳＩ３４
からコントロールハイウェイ３へのデータの送出は、外
部からのタイムスロット指定アドレスにより指定される
タイムスロットにおいてのみ可能である。また、インタ
ーフェースＬＳＩ３４の受信に際しては、ヘッダを検出
した後コントロールハイウェイ３を介してデータを受信
し、その受信データのアドレスが外部からのタイムスロ
ット指定アドレスと一致したときのみ、その受信データ
を有効と′ｆＪＩ　＆　して、ボートコンミルローラ３
３に対し受信要求としての刷込み要求を発生する。

ボートコントローラ３３は割込み要求を受けると、イン
ターフェースＬＳＩ３４内の受信レジス夕から受信デー
タを読出し、そのデータに従ってライン／トランクカー
ド２１の制御を行なう。回線対応部３６へのデータの送
出に際しては、ボートコントローラ３３がインターフェ
ースＬＳＩ３４内の回線対応部制御部に制御データを呂
込んだ後、インターフェースＬＳＩ３４が回線対応部３
６にその制御データを送出する。

回線対応部３６の状態、またはディジタル電話機３１等
の加入者端末等からのデータは、インターフェースＬＳ
Ｉ３４内の回線対応部制御部のＩ１０レジスタに周期的
に取込まれる。そして、ボートコントローラ３３はこの
Ｉ１０レジスタ内のデータを周期的に読込むことにより
、回線対応部３６の状態変化を検出し、この状態変化ま
たはローカルＣＰＵ４３に対する制御データを、インタ
ーフェースＬＳＩ３４内の送信レジスタに書込む。

この後、インターフェースＬＳ１３４は外部からのタイ
ムスロット指定アドレスにより与えられるタイムスロッ
トにおいて、送信レジスタの内容をコントロールハイウ
ェイ３のデータハイウェイ（データ出力線）に出力する
。

次に、共通制御シェルフ１内の各プロセッサ間、すなわ
ち各共通制御カードに設けられたプロセッサ間の通信方
式について説明する。共通制御シェルフ１内のプロセッ
サ間通信には、各ローカルＣＰＵ４３が傘下のライン／
トランクカード２１から収集した加入者端末の状態に関
するデータおよび加入者端末からのデータを所定レベル
まで処理したものをメインＣＰＵ５２またはアプリケー
ションＣＰＩＪに伝えるためのデータ伝送と、メインＣ
ＰＵ５２およびアプリケーションＣＰＬＪがそれぞれ交
換処理して得た端末制御データをローカルＣＰＵ４３側
に伝えるためのデータ伝送とがある。

前述したように、こうした同一シェルフ内のプロセッサ
間の通信は、共通バス１５に各プロセッサが共通にアク
セスすることのできる共通メモリ１６を接続し、この共
通メモリ１６に送信すべきデータを書込み、またこの共
通メモリ１６から受信すべきデータを読出すことにより
行なわれる。

共通バスに共通メモリを接続し、その共通メモリを介し
て任意のプロセッサ間のデータ伝送を行なう手法自体は
、例えばＩ　Ｅ　Ｅ　Ｅ　７９６による制御に見られる
ように公知である。この方法によれば、共通メモリのア
クセスを必要とするプロセッサが共通バス上にコントロ
ール信号を出し、共通バスをアクセス明間中占有するこ
とによってデータ伝送が行なわれる。その場合、複数の
プロセッサによるアクセスが衝突すれば、所定の優先順
位に基づいて処理が行なわれる。

本実施例においては、各ローカルＣＰＵ４３は加入者端
末側に状態変化が生じる都度、および加入者端末からダ
イヤル情報が送られてくる都度、その状態またはダイヤ
ル情報のデータを共通メモリ１６に書込む。メインＣＰ
Ｕ５２では共通メモリ１６の内容を定期的にポーリング
することにより、各加入者端末の状態変化を知り、それ
に応じた処理を行なう。例えば加入者端末からの起呼が
あると、それを検出して呼処理を行なう。この呼処理の
一連のルーチンの中で、共通メモリ１６にもともと格納
されているデータ、または加入者端末からローカルＣＰ
Ｕ４３を介して共通メモリ１６に書込まれているデータ
が必要になると、共通メモリ１６をアクセスしてそのデ
ータを読取って処理を行なう。この処理の結果、加入者
端末側を制御する制御データが変った場合には、その制
御データを共通メモリ１６に書込む。

一方、ローカルＣＰｔＪ４３においても、加入者端末の
制御データに変更が生じたか否かを判定し、また変更が
生じた場合その制御データがどういう内容になったかを
検知すべく、共通メモリ１６の内容を定期的にポーリン
グしている。

このように各プロセッサ（メインＣＰＵ５２゜ローカル
ＣＰＵ４３等）が送信すべきデータを共通メモリ１６に
書込み、また共通メモリ１６の内容を定期的にあるいは
必要なとき随時ポーリングし、受信すべきデータを読込
むことにより、これらのプロセッサ間での通信が行なわ
れる。このようにすると、ローカルＣＰＩＪ４３とメイ
ンＣＰｔＪ５２やアプリケーションＣＰＵとでは機能レ
ベルに差があって、メインＣＰＵ５２やアプリケーショ
ンＣＰＵにローカルＣＰＵ４３側からデータが集まる関
係にあるにも拘らず、メインＣＰＵ５２やアプリケーシ
ョンＣＰＵ等は自らの処理プログラム（例えば交換処理
プログラム）を中断を来たすことなく実行できるので、
処理効率が向上する。

また、ローカルＣＰＬＩ　（Ｌｃｐｕ　）　４３．メイ
ンＣＰＵ　（Ｍｃｐｕ　）　５２およびアプリケーショ
ンＣＰＵ　（Ａｃρ１１）が、共通バス１５上の共通メ
モリ１６を介して接続されていることにより、ＭＣＤＵ
　−Ｌ　ｃｐｕ、Ｌ　ｃｐｕ　−Ａｃｐｕ、Ｍｃｐｕ　
−Ａｃｐｕ間の通信を柔軟に行なうことができるため、
より高度のサービスを実時間性を保ちながら行なうこと
が可能である。

さらに、シリアル伝送系とパラレル伝送系との間に位置
するローカルＣＰＵ４３によって、第９図に示すように
ライン／トランクカード２１の処理レベルである物理レ
ベルから、ローカルＣＰＬＩ４３の処理レベルである論
理レベルへの変換を行なえば、メインＣＰＵ５２は入出
力を最大抽象化したレベルで扱うことができる。なお、
第９図はうイン／トランクカード２１．ローカルＣＰＵ
４３およびメインＣＰＵ５２のそれぞれの機能と、これ
らプロセッサ相互間の通信データの具体例を示している
。このようにするとローカルＣＰＵ４３が加入者端末や
トランクとの間のコマンドデータ送出コントロールを行
なうことができ、メインＣＰｔＪ　５２がコマンドデー
タの管理を行なう必要がなくなるため、メインＣＰＵ５
２の負荷が軽減され、変更、付加等が容易となって拡張
性が向上し、生産性も高まるという利点がある。

次に、インターフェースＬＳＩ　（３４，４１等）の内
部構成を第１０図を参照して説明する。インターフェー
スＬＳＩは前述したように、コントロールハイウェイ３
中のデータハイウェイへのデータ送出がタイムスロット
の変化点に同期してなされる機能を持つマスク・モード
と、データハイウェイへのデータ送出が外部からのタイ
ムスロット指定アドレスによって与えられるアドレスに
一致したアドレスのタイムスロットでのみ可能なスレー
ブ・モードとに切換えできるように構成されている。モ
ード設定入力によりマスタ／スレーブのモード切換えを
行なう制御部は、データハイウェイ送受信部１０１内に
ある。

第１０図において、データハイウェイ送受信部１０１は
フレーム同期信号ＤＨＦｓおよびデータハイウェイクロ
ックＤ）−１ｃＬＫにより動作し、データハイウェイ送
信レジスタ１０２およびデータハイウェイ受信レジスタ
１０３を介してデータ入力線ＤＨＩＮおよびデータ出力
線ＤＨＯＵＴとの間でデータの送受信を行なう。この場
合、送受信のタイミングはモードにより異なることは上
述した通りである。すなわち、マスク・モードではタイ
ムスロットの変化点に同期して送信レジスタ１０２内の
データを送出し、受信の場合はヘッダ検出後データを受
信して受信レジスタ１０３に格納する。また、スレーブ
・モードでは外部からのタイムスロット指定アドレスと
一致したアドレスのタイムスロットにおいてのみ送信レ
ジスタ１０２内のデータを送出し、受信に際してはヘッ
ダ検出後データを受信して、外部からのタイムスロット
指定アドレスと受信データ中のアドレスとが一致したと
きだけ、データを受信レジスタ１０３に格納する。

ＣＰＵインターフェース制御部１０４は、データバスか
らのアドレスデータをデコードし、インターフェースＬ
ＳＩ内の各ブロックへデータを送出する。

回線対応部制御部１０５は入力レジスタ１０Ｇ、出力レ
ジスタ１０７および入出力モードを指定する入出力指定
レジスタ１０８を有し、回線対応部３６（第８図）と接
続される。

ＰＣＭタイムスロット制御部１０９はＰＣＭフレーム同
期ＰＣＭＦＳとＰＣＭクロックＰ　ＣＭ　ＣＬＫにより
タイムスロットの数をカウントして、ボートコントロー
ラ３３によりＰＣＭタイムスロット指定レジスタ１１０
に設定されたＰＣＭタイムスロットアドレスと比較し、
これらが一致したときにＣ０ＤＥＣに対してフレーム同
期を与える制御を行なう。

本実施例の電子交換機において、ローカルＣＰＵ４３か
ら複数のポートコントローラ３３に対して同一データを
伝送する場合、それらのポートコントローラ３３が接続
されたスレーブ・モードのインターフェースＬＳＩ３４
に対して共通のグループアドレスを与えておき、このグ
ループアドレスを用いてデータを伝送する。このグルー
プアドレスは？！数のインターフェースＬＳＩ３４のア
ドレスの集合としての意義を有し、各インターフェース
ＬＳＩ３４において予め登録される。

なお、ローカルＣＰＵ４３から同一データを複数のポー
トコントローラ３３に伝送する方法としては、■各ボー
トコントローラに通常の発信を順次行ない、同一データ
を伝送する方法と、■上述したようにポートコントロー
ラ３３が接続された複数のインターフェース１８１３４
を代表するグループアドレスに伝送データを付加して伝
送する方法とが考えられる。■の方法は簡便ではあるが
、各ポートコントローラに対して個別にアドレスと伝送
データを順次伝送しなければならない。これに対し、■
の方法においてはローカルＣＰＵ４３と複数のポートコ
ントローラ３３との間で一度に伝送を行なうことができ
るので、伝送に要する時間が短縮され、ローカルＣＰＵ
４３の負荷も軽減される。

次に、本実施例における伝送信号フォーマットを第１１
図を参照して説明する。同図に示すように、ヘッダ、ア
ドレス、制御データ、情報データにより１フレームを形
成している。アドレスは単一のポートコントローラ３３
に個別にデータを伝送する場合の個別アドレスと、複数
のポートコントローラ３３に対して同一データを伝送す
る同報アドレスと、全てのポートコントローラ３３に対
して同一データを伝送する一斉同報アドレスとに分けら
れる。個別アドレス、同報アドレス、−斉回報アドレス
の区別を表わす情報（識別子という）は、第１１図の下
側に示したアドレスフォーマット中の上位（ＭＳＢ側）
２ビツトが使用される。

個別アドレスの場合は、このアドレスの区別を示す上位
２ビツトの識別子に続いて、単一のインターフェースＬ
ＳＩアドレス（ＩＬＳＩアドレス）が、また回報の場合
は任意に指定されたグループを示すグループアドレスが
それぞれ付加される。

今、第１２図に示すように単一のグループアドレス（＃
Ａ）が複数のインターフェースＬＳＩのアドレス情報を
代表しているものとすると、ローカルＣＰＵ４３から複
数のポートコントローラ３３に接続されたインターフェ
ースＬＳＩ３４に対して同一データを伝送する場合には
、第１１図に示したようにアドレスフォーマット中の上
位２ビツトに識別子“１０′°を設定し、引続き＃１〜
＃ｎの代表アドレスとして＃Ａを付加すればよい。

これによりローカルＣＰＵ４３からのデータは、−回の
発信操作により複数のポートコントローラ３３に接続さ
れたインターフェースＬＳＩ３４に送られることになる
。

こうしてローカＪしＣＰｔＪ　４３からのデータが送ら
れたインターフェースＬＳＩ３４においては、データハ
イウェイを介して受信したデータからグループアドレス
を抽出し、予めσ録されているグループアドレスと比較
する。この比較の結果、両アドレスが一致したときに伝
送データ中の情報データを受信する。なお、第１２図に
おいてはグループアドレス＃Ａ、＃Ｂは、そのインター
フェースＬＳＩ３４が設けられたライン／トランクカー
ド２１が標準電話１（ＳＴＴ）に接続されたカードであ
ることを示している。このライン／トランクカードはロ
ーカルＣＰＵ４３からの伝送データを受信できるが、他
のライン／トランクカードは同じデータを受信できない
。

第１３図は上述した処理を行なうためのライン／トラン
クカードに設けられるアドレス処理回路の構成を示した
ものであり、受信したアドレスの上位２ビツト（識別子
）はセレクタ１３１のＥ、Ｓ端子（制御入力端子）に供
給される。セレクタ１３１のＡ、Ｓ端子（データ入力端
子）にはライン／トランク２１内のメモリ１３２に記憶
されているグループアドレスと個々のインターフェース
ＬＳＩ３４に割当てられたＬＳＩアドレスがそれぞれ供
給される。セレクタ１３１からは（Ｅ、５）＝（０，０
＞のときＬＳＩアドレスが、また（Ｅ。

Ｓ）＝　（１，０）のときグループアドレスがそれぞれ
出力され、コンパレータ１３３の第１の入力端子に供給
される。コンパレータ１３３の第２の入力端子には受信
アドレスの上位２ビツトに続くアドレス情報が供給され
、これら第１および第２の入力端子の値が一致したとき
コンパレータ１３３の出力はＩＩ　Ｉ　ＩＴとなる。一
方、受信アドレスの上位２ビツトの情報はさらに２人カ
アンドゲート１３４に入力され、上位２ビツトが’　１
１　”かどうか、すなわち受信アドレスが一斉同報アド
レスかどうかが判定される。このアンドゲート１３４の
出力とコンパレータ１３３の出力が２人力オアゲート１
３５に入力される。オアゲート１３５の゛１′′出力は
ポートコントローラ３３に対する受信要求となる。すな
わち、受信アドレスが受信したインターフェースＬＳＩ
に対応する個別アドレス（ＬＳ　Ｉアドレス）である場
合と、受信したインターフェースＬＳＩを含む同報アド
レス（グループアドレス）である場合と、−斉同報アド
レスである場合に、アドレスに続く情報データを受信せ
よとの要求が発せられる。

このような構成とすると、システムダウンに際してシス
テムを立上げる時など、プログラムを各ボートに記憶さ
せるときに有効である。すなわち、プログラム等のロー
ディングに要する時間がポート数によらずローディング
すべきプログラム数によってのみ決まるので、システム
の立上げに要する時間が大幅に短縮される。

［発明の効果］ 本発明によれば、積層されたライン／トランクシェルフ
や共通制御シェルフ間の配線数を増大させずに、シェル
フ内のプロセッサ間の通信をリアルタイムで行なうこと
が可能であり、またハードウェアの増大や交換処理の効
率低下を伴わずに同一シェルフ内のプロセッサ間の通信
を行なうことができ、さらに拡張性に富む分散制御方式
の電子交換□を提供することができる。

【図面の簡単な説明】

第１図は本発明の一実施例に係る電子交換機の概略構成
を示す図、第２図は同電子交換機のシェルフ積ＷＪＨ４
造を示す図、第３図は同実施例におけるライン／トラン
クカードの内部構成を示す図、第４図は同実施例におけ
るローカルＣＰＵカードの内部構成を示す図、第５図は
同実施例におけるメインＣＰＵカードの内部構成を示す
図、第６図は同実施例におけるタイムスイッチカードの
内部構成を示す図、第７図は同実施例における共通メモ
リカードの内部構成を示す図、第８図は同実施例におけ
る共通制御シェルフ内のローカルＣＰＵカードとライン
／１〜ランクカード内の通信方式を説明するための図、
第９図はライン／トランクカードとローカルＣＰＵおよ
びメインＣＰＵの機能配分と相互間の通信データの具体
例を示す図、第１０図は同実施例におけるインターフェ
ースＬＳＩの内部構成を示す図、第１１図は同実施例に
おけるローカルＣＰＵからライン／１〜ランクカード内
のポートコントローラへのデータ伝送方法を説明するた
めの伝送信号フォーマットを示す図、第１２図は同デー
タ伝送方法を説明するための概念図、第１３図は同デー
タ伝送方法の実施に使用するうイン／トランクカード内
のアドレス受信回路の構成を示す図である。 １・・・共通制御シェルフ、２ａ〜２ｎ・・・ライン／
トランクシェルフ、３・・・コントロールハイウェイ、
４・・・ＰＣＭハイウェイ、１１・・・メインＣＰＵカ
ード、１２・・・アプリケーションＣＰＵカード、１３
・・・ローカルＣＰＵカード、１４・・・タイムスイッ
チカード、１５・・・共通バス、１６・・・共通メモリ
、２１・・・ライン／トランクカード、３３・・・ポー
トコントローラ、　３４．４１・・・インターフェース
ＬＳＩ、４３・・・ローカルＣＰＵ、５２・・・メイン
ＣＰＵ、７１・・・共通メモリ。 出願人代理人　弁理士　鈴江武彦 冨； 碇 ヤー 緩ど

Claims (2)

【特許請求の範囲】
1. （１）加入者端末および局線または専用線に接続される
   ライン／トランクカードを実装したライン／トランクシ
   ェルフと、交換処理を制御する共通制御カードを実装し
   た共通制御シェルフを積層して構成され、さらに各シェ
   ルフ内にプロセッサを分散配置した分散制御方式の電子
   交換機において、異なるシェルフに実装されたプロセッ
   サ間の通信はシリアル伝送、同一シェルフに実装された
   プロセッサ間の通信は共通バスを介してパラレル伝送で
   それぞれ行なわれ、さらにシリアル伝送系とパラレル伝
   送系との間に物理レベルと論理レベルとの変換のための
   プロセッサが設けられていることを特徴とする電子交換
   機。
2. （２）シリアル伝送でプロセッサ間の通信を行なう異な
   るシェルフの一方は共通制御シェルフ、他方はライン／
   トランクシェルフであり、パラレル伝送でプロセッサ間
   の通信を行なうシェルフは共通制御シェルフである特許
   請求の範囲第１項記載の電子交換機。