JPS62150758A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS62150758A JPS62150758A JP28946885A JP28946885A JPS62150758A JP S62150758 A JPS62150758 A JP S62150758A JP 28946885 A JP28946885 A JP 28946885A JP 28946885 A JP28946885 A JP 28946885A JP S62150758 A JPS62150758 A JP S62150758A
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- JP
- Japan
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- resistor
- trimming
- trimmed
- eprom
- circuit section
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、例えば発振器を内蔵したマイクロコンピュ
ータの発振用抵抗のような抵抗回路を効果的にトリミン
グする半導体集積回路に関する。
ータの発振用抵抗のような抵抗回路を効果的にトリミン
グする半導体集積回路に関する。
［背景技術］
例えば、半導体装置内の抵抗のトリミングには、半導体
装置内に形成された抵抗体の一部にレーザ光を当て、そ
の抵抗体の形状を変化させることにより所定の抵抗値を
得るレーザトリミング法が用いられている。また、この
ようなレーザトリミング法の他には、ヒユーズによるト
リミング法やアルミエッチによるトリミング法が知られ
ている。
装置内に形成された抵抗体の一部にレーザ光を当て、そ
の抵抗体の形状を変化させることにより所定の抵抗値を
得るレーザトリミング法が用いられている。また、この
ようなレーザトリミング法の他には、ヒユーズによるト
リミング法やアルミエッチによるトリミング法が知られ
ている。
しかしこのようなトリミング法は、そのトリミングの工
程において比較的大掛りな装置を必要とするものが多く
、特にレーザトリミング法にあっては、非常に高価なト
リミング装置が必要となり、半導体装置の製造価格を上
げる原因につながっている。
程において比較的大掛りな装置を必要とするものが多く
、特にレーザトリミング法にあっては、非常に高価なト
リミング装置が必要となり、半導体装置の製造価格を上
げる原因につながっている。
［発明が解決しようとする問題点］
この発明は上記のような点に鑑みなされたもので、半導
体装置のパッケージ後においても、その半導体装置内の
抵抗をトリミングできるようにすると共に、簡単な回路
構成で効果的に抵抗をトリミングできる半導体集積回路
を提供しようとするものである。
体装置のパッケージ後においても、その半導体装置内の
抵抗をトリミングできるようにすると共に、簡単な回路
構成で効果的に抵抗をトリミングできる半導体集積回路
を提供しようとするものである。
［問題点を解決するための手段］
すなわち、この発明に係る半導体集積回路にあっては、
半導体装置の被トリミング抵抗に並列に接続した複数の
トリミング用抵抗とＥＰＲＯＭとから成る複数のトリミ
ング部と、被トリミング抵抗と同一の抵抗材料および製
作工程で製作された電圧発生用抵抗とを備えて、上記Ｅ
ＰＲＯＭの動作を上記被トリミング抵抗の抵抗値に対応
して制御できるようにすると共に、この半導体集積回路
のトリミング動作と、半導体装置の主要動作とを制御信
号に対応して切換え可能にしたものである。
半導体装置の被トリミング抵抗に並列に接続した複数の
トリミング用抵抗とＥＰＲＯＭとから成る複数のトリミ
ング部と、被トリミング抵抗と同一の抵抗材料および製
作工程で製作された電圧発生用抵抗とを備えて、上記Ｅ
ＰＲＯＭの動作を上記被トリミング抵抗の抵抗値に対応
して制御できるようにすると共に、この半導体集積回路
のトリミング動作と、半導体装置の主要動作とを制御信
号に対応して切換え可能にしたものである。
［作用］
すなわち、トリミング設定状態で外部定電流を上記トリ
ミング回路部に供給すると、制御電圧が電圧発生用抵抗
でそれぞれ発生され、この制御電圧により導通状態に設
定されたＥＰＲＯＭは、このＥＰＲＯＭに直列に接続さ
れたトリミング用抵抗を被トリミング抵抗に並列に接続
する。したがって、電圧発生用抵抗で発生される電圧値
に基づいて、被トリミング抵抗に並列に接続されるトリ
ミング用抵抗の数が制御され、この被トリミング用抵抗
のトリミングが実行される。
ミング回路部に供給すると、制御電圧が電圧発生用抵抗
でそれぞれ発生され、この制御電圧により導通状態に設
定されたＥＰＲＯＭは、このＥＰＲＯＭに直列に接続さ
れたトリミング用抵抗を被トリミング抵抗に並列に接続
する。したがって、電圧発生用抵抗で発生される電圧値
に基づいて、被トリミング抵抗に並列に接続されるトリ
ミング用抵抗の数が制御され、この被トリミング用抵抗
のトリミングが実行される。
［発明の実施例］
以下図面を参照してこの発明の一実施例を説明する。第
１図は、半導体装置内の抵抗のトリミングを行なうため
の半導体集積回路の構成を示すものである。すなわち、
この半導体集積回路は、各種の信号処理を実行する半導
体装置の主要回路部と、主要回路部に形成される発振回
路の発振周波数等を設定するための抵抗ＲＯをトリミン
グするトリミング回路部とによって構成されている。」
二足トリミングモードにはトリミングモード（ＴＭ）端
子１２か設けられており、このＴＭ端子１２には、外部
定電流源１３から出力される定電流Ｉを半導体集積回路
に供給するＮ型ＭＯ３Ｉ−ランシスタ１４〜１８、およ
びＰ型ＭＯＳトランジスタ１９．２０のそれぞれのゲー
トが接続されている。Ｎ型ＭＯＳ）ランジスク１４は、
それぞれ直列に接続している抵抗ｒｌ−ｒ５に対して定
電流を通電させるためのものであり、またＮ型ＭＯＳ）
ランジスタ１５〜１８は、被トリミング抵抗ＲＯに対し
て並列に接続されたトリミング用抵抗 Ｒ１，Ｒ２およ
びＲ３とＥＰＲＯＭ２１．２２および２３とのそれぞれ
の組合わせから成る複数のトリミング部に対して定電流
をそれぞれ通電させるためのものである。これらのＥＰ
ＲＯＭ２１．２２および２３のゲートは、抵抗ｒ４とｒ
５との接続点、ｒ３とｒ４との接続点およびｒ２とｒ３
との接続点にそれぞれ接続されており、抵抗ｒ３〜ｒ５
により発生される制御電圧Ｖｌ。
１図は、半導体装置内の抵抗のトリミングを行なうため
の半導体集積回路の構成を示すものである。すなわち、
この半導体集積回路は、各種の信号処理を実行する半導
体装置の主要回路部と、主要回路部に形成される発振回
路の発振周波数等を設定するための抵抗ＲＯをトリミン
グするトリミング回路部とによって構成されている。」
二足トリミングモードにはトリミングモード（ＴＭ）端
子１２か設けられており、このＴＭ端子１２には、外部
定電流源１３から出力される定電流Ｉを半導体集積回路
に供給するＮ型ＭＯ３Ｉ−ランシスタ１４〜１８、およ
びＰ型ＭＯＳトランジスタ１９．２０のそれぞれのゲー
トが接続されている。Ｎ型ＭＯＳ）ランジスク１４は、
それぞれ直列に接続している抵抗ｒｌ−ｒ５に対して定
電流を通電させるためのものであり、またＮ型ＭＯＳ）
ランジスタ１５〜１８は、被トリミング抵抗ＲＯに対し
て並列に接続されたトリミング用抵抗 Ｒ１，Ｒ２およ
びＲ３とＥＰＲＯＭ２１．２２および２３とのそれぞれ
の組合わせから成る複数のトリミング部に対して定電流
をそれぞれ通電させるためのものである。これらのＥＰ
ＲＯＭ２１．２２および２３のゲートは、抵抗ｒ４とｒ
５との接続点、ｒ３とｒ４との接続点およびｒ２とｒ３
との接続点にそれぞれ接続されており、抵抗ｒ３〜ｒ５
により発生される制御電圧Ｖｌ。
ｖ２およびＶ３によってそれぞれ制御されるようになっ
ている。
ている。
すなわち、トリミングモード時においては、トリミング
モード端子１２からハイレベル信号が供給されてＰ型Ｍ
ｏＳトランジスタ１９および２ｏがオフ状態となるので
、入出力端子１１と主要回路部、および半導体集積回路
と主要回路部か絶縁される。
モード端子１２からハイレベル信号が供給されてＰ型Ｍ
ｏＳトランジスタ１９および２ｏがオフ状態となるので
、入出力端子１１と主要回路部、および半導体集積回路
と主要回路部か絶縁される。
また、Ｎ型ＭＯＳトランジスタ１４がオン状態となるの
で、入出力端子１１に外部定電流源１３を接続すると、
抵抗ｒ１〜ｒ５には定電ａ Ｉ １が流れる。
で、入出力端子１１に外部定電流源１３を接続すると、
抵抗ｒ１〜ｒ５には定電ａ Ｉ １が流れる。
さらに、Ｎ型ＭＯ３Ｉ−ランジスタ１５〜１８もそれぞ
れオン状態になるので、抵抗Ｒ１，Ｒ２およびＲ３には
それぞれ定電流１２．Ｉ３およびＩ４が流れるようにな
る。ここで、定電流工と１１〜Ｉ４の間には、 １−１． ＋１２ ＋ｒ３ ＋Ｉ４ という関係がある。また、入出力端子１１に発生する電
圧■ｐｐは、 Ｖｐｐ−Ｉｔ Ｒｓ （ａ＋ｂ＋ｃ＋ｄ＋ｅ）となる
。ただしここで、Ｒ５は、それぞれ同一の抵抗材料（例
えばポリシリコン等）および同一の製作工程で製作され
た抵抗ＲＯ〜Ｒ３およびｒｌ〜ｒ５に共通なシート抵抗
であり、ａ−ｅは、抵抗ｒｌ−ｒ５のそれぞれの形状比
（長さ７幅）である。
れオン状態になるので、抵抗Ｒ１，Ｒ２およびＲ３には
それぞれ定電流１２．Ｉ３およびＩ４が流れるようにな
る。ここで、定電流工と１１〜Ｉ４の間には、 １−１． ＋１２ ＋ｒ３ ＋Ｉ４ という関係がある。また、入出力端子１１に発生する電
圧■ｐｐは、 Ｖｐｐ−Ｉｔ Ｒｓ （ａ＋ｂ＋ｃ＋ｄ＋ｅ）となる
。ただしここで、Ｒ５は、それぞれ同一の抵抗材料（例
えばポリシリコン等）および同一の製作工程で製作され
た抵抗ＲＯ〜Ｒ３およびｒｌ〜ｒ５に共通なシート抵抗
であり、ａ−ｅは、抵抗ｒｌ−ｒ５のそれぞれの形状比
（長さ７幅）である。
また、同様にして、ＥＰＲＯＭ２１．２２および２３の
それぞれのゲートに発生される制御電圧ｖｌ。
それぞれのゲートに発生される制御電圧ｖｌ。
Ｖ２およびｖ３は、次式のように示すことができる。
Ｖｌ ＝ＩＩ Ｒ９ｅ
Ｖ２−１１ Ｒ５（ｄ ＋ ｅ）
Ｖ３ ＝ＩＩ Ｒ８（ｃ＋ｄ＋ｅ）これらの制御電
圧ｖｔ 、Ｖ２ Ｉ６よびＶ３と、ＥＰＲＯＭ２１．２
２および２３の閾値電圧Ｖｔｈとの関係により次のよう
なトリミングが実行される。
圧ｖｔ 、Ｖ２ Ｉ６よびＶ３と、ＥＰＲＯＭ２１．２
２および２３の閾値電圧Ｖｔｈとの関係により次のよう
なトリミングが実行される。
Ｅ Ｆ ＲＯＭ２１〜２３（７）閾値電圧Ｖｔｈが制御
電圧ｖ３よりも高い電圧値を有する場合、すなわち（Ｖ
ｔｈ＞Ｖ３ ） （７）場合におイテは、ＥＰＲＯＭ２
１〜２３が全てオフ状態となる。このため、彼トリミン
グ抵抗ＲＯのトリミングは実行されず、主要回路部から
見た端子Ａ−Ｂ間の抵抗Ｒは、Ｒ−ＲＯ−Ｒ８ｆ となる。ただし、ｆは彼トリミング抵抗ＲＯの形状比で
ある。
電圧ｖ３よりも高い電圧値を有する場合、すなわち（Ｖ
ｔｈ＞Ｖ３ ） （７）場合におイテは、ＥＰＲＯＭ２
１〜２３が全てオフ状態となる。このため、彼トリミン
グ抵抗ＲＯのトリミングは実行されず、主要回路部から
見た端子Ａ−Ｂ間の抵抗Ｒは、Ｒ−ＲＯ−Ｒ８ｆ となる。ただし、ｆは彼トリミング抵抗ＲＯの形状比で
ある。
また、ＥＰＲＯＭ２１〜２３の閾値電圧Ｖｔｈが制御電
圧Ｖ３よりも低くＶ２よりも高い電圧値を有する場合、
すなわち（Ｖ３ ＞Ｖｔｈ＞Ｖ２ ） （７）場合にお
いては、ＥＰＲＯＭ２３がオン状態となる。このため、
抵抗Ｒ３が被トリミング抵抗ＲＯに対して並列に接続さ
れた状態となり、端子Ａ−Ｂ間の抵抗Ｒは、 Ｒ＝Ｒｓ ｆ ｉ／ （ｆ ＋ ｉ）となる
。ただし、ｉはトリミング用抵抗Ｒ３の形状比である。
圧Ｖ３よりも低くＶ２よりも高い電圧値を有する場合、
すなわち（Ｖ３ ＞Ｖｔｈ＞Ｖ２ ） （７）場合にお
いては、ＥＰＲＯＭ２３がオン状態となる。このため、
抵抗Ｒ３が被トリミング抵抗ＲＯに対して並列に接続さ
れた状態となり、端子Ａ−Ｂ間の抵抗Ｒは、 Ｒ＝Ｒｓ ｆ ｉ／ （ｆ ＋ ｉ）となる
。ただし、ｉはトリミング用抵抗Ｒ３の形状比である。
次に、Ｅ Ｆ ＲＯＭ２１〜２３＋７１閾値電圧Ｖｔｈ
が制御電圧ｖ、２よりも低くＶｌよりも高い電圧値を有
する場合、すなわち（Ｖ２ ＞Ｖｔｈ＞Ｖｌ ） （Ｄ
場合においては、ＥＰＲＯＭ２２および２３がオン状態
となる。このため、トリミング用抵抗Ｒ２およびＲ３が
被トリミング抵抗ＲＯに対してそれぞれ並列に接続され
た状態となり、端子Ａ−Ｂ間の抵抗Ｒは、Ｒ−Ｒｓ ｆ
ｈ ｉ／ （ｆ ｈ＋ｈ ｉ＋ ｉ ｆ）となる。た
だし、ｈはトリミング用抵抗Ｒ２の形状比である。
が制御電圧ｖ、２よりも低くＶｌよりも高い電圧値を有
する場合、すなわち（Ｖ２ ＞Ｖｔｈ＞Ｖｌ ） （Ｄ
場合においては、ＥＰＲＯＭ２２および２３がオン状態
となる。このため、トリミング用抵抗Ｒ２およびＲ３が
被トリミング抵抗ＲＯに対してそれぞれ並列に接続され
た状態となり、端子Ａ−Ｂ間の抵抗Ｒは、Ｒ−Ｒｓ ｆ
ｈ ｉ／ （ｆ ｈ＋ｈ ｉ＋ ｉ ｆ）となる。た
だし、ｈはトリミング用抵抗Ｒ２の形状比である。
サラニ、Ｅ Ｆ ＲＯＭ２１〜２３ノ閾値電圧Ｖｔｈが
制？：！ｎ、電圧ｖ１よりも低い電圧値を有する場合、
すなりチ（Ｖｌ ＞Ｖｔｈ） ｃ７）場合ニオイテハ、
ＥＰＲＯＭ２１．２２および２３が全てオン状態となる
。このため、トリミング用抵抗Ｒ１，Ｒ２およびＲ３が
被トリミング用抵抗ＲＯに対してそれぞれ並列に接続さ
れた状態となり、端子Ａ−Ｂ間の抵抗Ｒは、となる。た
だし、ｇはトリミング用抵抗Ｒ１の形状比である。
制？：！ｎ、電圧ｖ１よりも低い電圧値を有する場合、
すなりチ（Ｖｌ ＞Ｖｔｈ） ｃ７）場合ニオイテハ、
ＥＰＲＯＭ２１．２２および２３が全てオン状態となる
。このため、トリミング用抵抗Ｒ１，Ｒ２およびＲ３が
被トリミング用抵抗ＲＯに対してそれぞれ並列に接続さ
れた状態となり、端子Ａ−Ｂ間の抵抗Ｒは、となる。た
だし、ｇはトリミング用抵抗Ｒ１の形状比である。
このように、被トリミング抵抗ＲＯは、制御電圧ｖｔ−
ｖａによッテ制御されるＥＰＲＯＭ２１〜２３の動作状
態に基づいてトリミングされる。もし、製作した抵抗体
のシート抵抗ＲＳの値が所定の値よりも大きい場合には
、被トリミング抵抗ＲＯの抵抗値が大きくなるが、制御
電圧ｖ１〜ｖ３の電圧値もそれに対応して大きな値を有
するようになるので、オン状態となるＥＰＲＯＭの数も
増加される。このため、より多くのトリミング抵抗が、
被トリミング抵抗ＲＯに対して並列に接続され、シート
抵抗Ｒ５の増大分に伴う端子Ａ−Ｂ間の抵抗値の変化量
は、第２図に示すように減少する。
ｖａによッテ制御されるＥＰＲＯＭ２１〜２３の動作状
態に基づいてトリミングされる。もし、製作した抵抗体
のシート抵抗ＲＳの値が所定の値よりも大きい場合には
、被トリミング抵抗ＲＯの抵抗値が大きくなるが、制御
電圧ｖ１〜ｖ３の電圧値もそれに対応して大きな値を有
するようになるので、オン状態となるＥＰＲＯＭの数も
増加される。このため、より多くのトリミング抵抗が、
被トリミング抵抗ＲＯに対して並列に接続され、シート
抵抗Ｒ５の増大分に伴う端子Ａ−Ｂ間の抵抗値の変化量
は、第２図に示すように減少する。
第２図（Ａ）は、シート抵抗Ｒ５に対する端子Ａ−Ｂ間
の見掛は上の抵抗の形状比（Ｒ／Ｒｓ）を示すものであ
って、上記したようなトリミングが実行された場合には
、実線で示されるように、Ｒ５の増加に対して、Ｒ／
Ｒｓはステップ状に減少する。また、トリミングが実行
されない場合には、破線で示されるように、Ｒ／Ｒ５は
一定の値となる。このため、第２図（Ｂ）の実線に示さ
れるように、端子Ａ−Ｂ間の抵抗Ｒの値を、所定の抵抗
値に対して僅かな変動誤差範囲内におさえることか可能
となる。
の見掛は上の抵抗の形状比（Ｒ／Ｒｓ）を示すものであ
って、上記したようなトリミングが実行された場合には
、実線で示されるように、Ｒ５の増加に対して、Ｒ／
Ｒｓはステップ状に減少する。また、トリミングが実行
されない場合には、破線で示されるように、Ｒ／Ｒ５は
一定の値となる。このため、第２図（Ｂ）の実線に示さ
れるように、端子Ａ−Ｂ間の抵抗Ｒの値を、所定の抵抗
値に対して僅かな変動誤差範囲内におさえることか可能
となる。
トリミングモード端子１２からローレベルの信号が供給
されて、このようなトリミング動作状態が終了した場合
においても、トリミングモード時において設定されたＥ
ＰＲＯＭ２１〜２３のオン状態またはオフ状態はそのま
ま維持される。また、Ｐ型ＭＯＳトランジスタ１９およ
び２０がオン状態になるので、主要回路部は、入出力端
子１１と半導体集積回路に接続される。このため、主要
回路部は、抵抗がトリミングされた状態で通常の処理動
作を実行できるようになる。
されて、このようなトリミング動作状態が終了した場合
においても、トリミングモード時において設定されたＥ
ＰＲＯＭ２１〜２３のオン状態またはオフ状態はそのま
ま維持される。また、Ｐ型ＭＯＳトランジスタ１９およ
び２０がオン状態になるので、主要回路部は、入出力端
子１１と半導体集積回路に接続される。このため、主要
回路部は、抵抗がトリミングされた状態で通常の処理動
作を実行できるようになる。
［発明の効果〕
以上のようにこの発明によれば、半導体装置の披トリミ
ング抵抗に対して並列に接続したトリミング用抵抗とＥ
Ｐ ＲＯｂ、１とから成る複数のトリミング部と、被
トリミング抵抗と同一の抵抗材料および製作工程で製作
された電圧発生用抵抗を備えることにより上記ＥＰＲＯ
Ｍの動作を上記被トリミング抵抗の抵抗値に対応して制
御できると共に、その制御状態が記憶保持される。した
がって、被トリミング抵抗の抵抗値を外部から測定する
ことなく、また加工を施すことなく、単に外部から定電
流を与えるだけでトリミングが可能となる。また、半導
体装置のパッケージ後においてもトリミングが実行でき
るので、半導体装置の動作の検査中に効果的にトリミン
グが実行できるようになる。
ング抵抗に対して並列に接続したトリミング用抵抗とＥ
Ｐ ＲＯｂ、１とから成る複数のトリミング部と、被
トリミング抵抗と同一の抵抗材料および製作工程で製作
された電圧発生用抵抗を備えることにより上記ＥＰＲＯ
Ｍの動作を上記被トリミング抵抗の抵抗値に対応して制
御できると共に、その制御状態が記憶保持される。した
がって、被トリミング抵抗の抵抗値を外部から測定する
ことなく、また加工を施すことなく、単に外部から定電
流を与えるだけでトリミングが可能となる。また、半導
体装置のパッケージ後においてもトリミングが実行でき
るので、半導体装置の動作の検査中に効果的にトリミン
グが実行できるようになる。
第１図はこの発明の一実施例に係る半導体集積回路を説
明する構成図、第２図（Ａ）および（Ｂ）は上記半導体
集積回路によって実行される抵抗のトリミング状態を示
すグラフである。 １１・・・入出力端子、１２・・・トリミングモード端
子、１３・・・外部定電流源、１４〜１８・・・Ｎ型Ｍ
ＯＳトランジスタ、１９．２０・・・Ｐ型ＭＯＳトラン
ジスタ、２１〜２３・・・Ｅ Ｐ ＲＯＭ 、 ｒ １
− ｒ ５・・・制御電圧発生用抵抗、ＲＯ・・・披ト
リミング抵抗、Ｒ１−Ｒ３：・・トリミング用抵抗。 出願人代理人 弁理士 鈴江武彦 第１図
明する構成図、第２図（Ａ）および（Ｂ）は上記半導体
集積回路によって実行される抵抗のトリミング状態を示
すグラフである。 １１・・・入出力端子、１２・・・トリミングモード端
子、１３・・・外部定電流源、１４〜１８・・・Ｎ型Ｍ
ＯＳトランジスタ、１９．２０・・・Ｐ型ＭＯＳトラン
ジスタ、２１〜２３・・・Ｅ Ｐ ＲＯＭ 、 ｒ １
− ｒ ５・・・制御電圧発生用抵抗、ＲＯ・・・披ト
リミング抵抗、Ｒ１−Ｒ３：・・トリミング用抵抗。 出願人代理人 弁理士 鈴江武彦 第１図
Claims (1)
- 【特許請求の範囲】 主要回路部と入出力端子との間に形成され、被トリミン
グ抵抗を備えたトリミング回路部であって、 上記入出力端子を上記トリミング回路部または上記主要
回路部のいずれか一方に接続するトリミング設定手段と
、 上記被トリミング抵抗に並列に接続され、この被トリミ
ング抵抗と同一の抵抗材料および同一の製作工程で製作
された複数のトリミング用抵抗とこの複数のトリミグ用
抵抗それぞれに直列接続される複数のＥＰＲＯＭとから
成る複数のトリミング部と、 上記被トリミング抵抗と同一の抵抗材料および同一の製
作工程で製作され、上記トリミング設定状態で上記入出
力端子から供給される外部定電流により複数の上記ＥＰ
ＲＯＭのゲートにそれぞれ異なった制御電圧を発生させ
る制御電圧発生用抵抗回路とを具備し、 この抵抗回路で発生された制御電圧によって上記複数の
ＥＰＲＯＭを選択的に導通状態に設定保持させるように
したことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28946885A JPH0640566B2 (ja) | 1985-12-24 | 1985-12-24 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28946885A JPH0640566B2 (ja) | 1985-12-24 | 1985-12-24 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62150758A true JPS62150758A (ja) | 1987-07-04 |
| JPH0640566B2 JPH0640566B2 (ja) | 1994-05-25 |
Family
ID=17743664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28946885A Expired - Lifetime JPH0640566B2 (ja) | 1985-12-24 | 1985-12-24 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0640566B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06204339A (ja) * | 1993-01-05 | 1994-07-22 | Nec Corp | 高周波トランジスタ |
| EP0698889A1 (en) * | 1994-08-26 | 1996-02-28 | STMicroelectronics Limited | Memory device |
-
1985
- 1985-12-24 JP JP28946885A patent/JPH0640566B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06204339A (ja) * | 1993-01-05 | 1994-07-22 | Nec Corp | 高周波トランジスタ |
| EP0698889A1 (en) * | 1994-08-26 | 1996-02-28 | STMicroelectronics Limited | Memory device |
| US5652722A (en) * | 1994-08-26 | 1997-07-29 | Sgs-Thomson Microelectronics Limited | System and method for controlling voltage and current characteristics of bit lines in a memory array |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0640566B2 (ja) | 1994-05-25 |
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