JPS62145442A - メモリのアクセス制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［６Ｉ要］ 画面の表示情報を格納したメモリ内の指定された矩形領
域について、その先頭アドレスから順次アドレス指定を
行ない、当該メモリのアクセス制御を直接メモリアクセ
ス方式に従って行なうａｌｌにおいて、より高速なアク
セス処理を可能にするため、アドレス指定に際し、当該
矩形領域でのアドレスの連続性が断たれる毎に次に指定
すべきアドレスのａ痺を行なう演算回路を備えるように
した。

［産業上の利用分野１ 本発明はメモリのアクセス制御装置に係り、詳しくは、
メモリ内の指定された矩形領域について、その先頭アド
レスから順次アドレス指定を行ない、当該メモリのアク
セス制御を直接メモリアクセス方式に従って行なう［１
に関する。

［従来の技術］ 例えば、ワードプロセッサ、パーソナルコンピュータ等
において、ディスプレイ装置に文字、図形等を表示する
場合、一般に一画面分の格納エリアを有し、表示情報を
表示すべき位置に対応したメモリの格納エリアに蓄える
ようにしているが、近年このメモリとして、ディスプレ
イ装置での一画素の情報をビット情報として蓄える、所
謂ビットマツプメモリが用いられるようになってきた。

また一方、上記ワードプロセッサ等では第３図に示すよ
うにディスプレイ装置での表示画面５０上で、例えばＡ
の領域（実線矩形領域）にある文字、図形等を８の領域
（破線矩形領域）に移動させる処理は必須のものである
。そして、上記のようにピットマツプメモリを有するも
のにおいて当該文字、図形等の移動は、まず、同第３図
に示すように、ピットマツプ構成となった画面メモリ１
０（例えば、−表示画面に対応した複数のブレーンで構
成されている）上において表示画面５０上の領域Ａに対
応する領域 Ａｌｌ＋に格納したビット情報を表示画面上の領域Ｂに
対応した領Ｉ＃１ＩＢＩＩｌに移し換えることになる。

そこで、上記のような画面メモリ１０上での情報の書き
換えに際して当該画面メモリ１０のアクセス処理を行な
う従来のアクセス制御装置は、直接メモリアクセス（以
下ＤＭＡという）方式に従って以下のようにアドレス指
定を行なうものであった。

例えば、第４図に示すように一表示画面の１ラスクをｎ
画素に対応させた画面メモリ１０において、矩形領域Ｅ
をアクセスする場合を想定する。

まず、上位装置からの当該領域Ｅの先頭アドレス（ｊ＋
４）と最終アドレス（ｊ　＋ｉ　ｎ　＋ｋ　）の指定に
よって当該画面メモリ１０上で矩形領域Ｅが指定される
と、その各アドレス情報から、当該領域Ｅの行方向の画
素数が（ｋ−３）、列方向の画素数が（ｉ＋１）である
ことを認識する。そして、指定された先頭アドレス（ｊ
＋４＞から順次当該アドレス情報をインクリメントして
ゆき、 （ｊ＋４＞、（ｊ＋５＞、・・・・・・・・・、（ｊ＋
ｋ＞の各アドレスを順次指定して画面メモリ１０に対す
るＤＭＡ５１１理を行なう。この処理に従ってアドレス
（ｊ＋ｋ）のＤＭＡ処理が終了すると、当該処理が連続
して（ｋ−３＞回行なわれたことに基づいて行方向の処
理が終了したことを検出し、上位装置に対して一連のＤ
ＭＡ処理の終了を報告する。その後、上位装置から次の
行のアドレス（ｊ−←ｎ＋４）の指定がなされると、上
記と同様に当該アドレス（ｊ＋ｎ＋４）から順次連続し
たアドレスでの（ｋ−３＞回のＤＭＡ処理がなされる。

そして以侵、各行の先頭アドレスが上位装置から指定さ
れる毎に、上記と同様の連続したＤＭＡ処理が繰り返さ
れ、当該領域Ｅの最終アドレスのＤＭＡ処理が終了した
時点で全てのアクセス処理が終了したことを上位装置に
報告する。

上記のように、従来のメモリのアクセス制御８置では、
メモリ内の指定された矩形領域について、連続したアド
レスに対して一連のＤＭＡ処理がなされるものであった
。

［発明が解決しようとする問題点］ ところで、上記従来のメモリのアクセス制御装置では、
アクセス処理の高速化に対処し１りない場合がある。

それは、メモリ内で指定された矩形領域について、その
先頭アドレスから順次アドレス指定を行ない、当該メモ
リのアクセス制御過程で、アドレスの連続性が断たれる
毎に、次にアクセスすべきアドレスが判明しないことに
起因してＤＭＡ処理が終了し、その都度上位装置の処理
が介入するからである。

そこで、本発明の課題は、当該アクセス制御の過程で、
アドレスの連続性が断たれてもＤＭＡ処理を中断させず
に済むようにすることである。

［問題点を解決するための手段］ 本発明は、単位画部分の表示情報を格納するメモリ内の
指定された画面における矩形領域対応の１ｍについて、
その先頭アドレスから連続して順次アドレス指定を行な
い、当該メモリのアクセス制御をＤＭＡ方式に従って行
なう装置を前提としており、当該装置において、上記技
術的課題を解決するための手段は、上記アドレス指定に
際し、当該矩形領域でのアドレスの連続性が断たれる毎
に次に指定すべき矩形領域端に対応するアドレスのａｍ
を行なう演算回路を備えたものである。

［作用］ メモリ内の指定された矩形領域について、その先頭アド
レスから順次アドレス指定を行なってＤＭＡ処理する過
程で、そのアドレスの連続性が断たれると、演算回路が
次に指定すべきアドレスを演算する。そして、このＰｔ
Ａ算されたアドレスから再び順次アドレス指定を行なっ
て当該ＤＭＡ５１！ｌ理を続行する。以後、同様の過程
を経てＤＭＡ処理が当該矩形領域全域について行なわれ
、一連のＤＭＡ処理が終了する。

Ｃ発明の実施例］ 以下、本発明の実−例を図面に基づいて説明する。

第２図は本発明に係るメモリのアクセス制御装置の全体
構成例を示すブロック図である。

同図において、１０は前述したものと同様に例えば第４
図に示すようなピットマツプ構成となった画面メモリ、
２０ａは画面メモリ１０から情報を読み出Ｖ際に指定す
べきアドレスを出力するリード系アドレス指定回路、２
０ｂは画面メモリ１０に情報を書き込む際に指定すべき
アドレスを出力するライト系アドレス指定回路である。

また、３１はリード系アドレス指定回路２０ａまたはラ
イト系アドレス指定回路２０ｂからのアドレス情報を選
択するマルチプレクサ（ＭＰＸ）であり、このマルチプ
レクサ３１を介したリード系アドレス指定回路２０ａか
らのアドレス指定によって画面メモリ１ｏから順次当該
アドレ“スのデータがＤＭＡレジスタ３２に格納される
一方、ヤルヂブレクサ３１を介したライト系アドレス指
定回ｍ２０ｂからのアドレス指定によってＤＭＡレジス
タ３２内のデータが順次画面メモリ１０の当該アドレス
に格納されるようになっている。

ここで、上記リード系アドレス指定回路２０ａ及びライ
ト系アドレス指定回路２０ｂの具体的な構成は基本的に
は同様のものであり、例えば第１図に示すようになって
いる。

同図において、２１は画面メモリ１０内の指定された矩
形領域の先頭アドレスを格納するスタートアドレスレジ
スタ、２２はスタートアドレスレジスタ２１内に格納さ
れたアドレス情報を所定のタイミングでインクリメント
するカウンタであり、このカウンタ２２の出力が当該ア
ドレス指定回路２０ａ　（または２０ｂ）の出力となっ
ている。また、２３は表示画面の１ラスクに対応した画
面メモリ１０上での画素数（第４図に示す例ではｎ）を
格納するラスクバイトレジスタ、２４は指定された矩形
領域の行方向の画素数がセットされ、当該セットされた
回数のＤＭＡ処理が行なわれる毎にイネーブル信号を出
力するバイトカウンタ、２５はバイトカウンタ２４から
のイネーブル信号を入力する毎に、スタートアドレスレ
ジスタ２１内に格納されるアドレス情報とラスタバイト
レジスタ２３内に格納された数値情報を加篩する加算器
であり、この加算器２５から新な出力がなされる毎に当
該出力情報がスタートアドレスレジスタ２１に格納され
るようになっている。

次に、上記装置の作動について説明する。

画面メモリ１０内において、前述と同様に第４図におけ
る矩形領域Ｅをアクセスする場合を想定する。

まず、前述した場合と同様に上位装置から当該領域Ｅの
先頭アドレス（ｊ＋４）と最終アドレス（ｊ＋ｉｎ＋ｋ
）が指定されると、リード系アドレス指定回路２０ａ　
（またはライト系アドレス指定回路２０ｂ）において、
先頭アドレス（ｊ＋４）がスリタートアドレスレジスタ
２１に格納されると共に、上記各アドレス情報から演算
される当該ｆｎ域Ｅの行方向の画素数（ｋ−３＞がバイ
トカウンタ２４にセットされる。尚、ラスクバイトレジ
スタ２３には予め表示画面の１ラスクに対応した当該画
面メモリ１０の画素数ｎが格納されている。

上記のような状態において、当該アドレス指定回路２０
ａ　　（または２０ｂ）からは、カウンタ２２の作動に
より、上記先頭アドレス（ｊ＋４）から順次インクリメ
ントされるアドレス （ｊ　　＋４）、　　（ｊ　　＋５）、　　・・・・・
・・・・、（ｊ＋ｋ）が出力され、マルチプレクサ３１
を介した当該アドレスの指定によって画面メモリ１０に
対するＤＭＡ処理がなされる。即ち、読み出し処理であ
るならば、当該指定されるアドレスに格納された情報が
画面メモリ１０から読み出されてＤＭＡレジスタ３２に
順次格納される一方、書き込み処理であるならば、ＤＭ
Ａレジスタ３２に格納された情報が当該指定される画面
メモリ１０上のアドレスに１き込まれてゆく。

このようにしてＤＭＡ処理がアドレス ＜ｊ＋ｋ）について終了すると、バイトカウンタ２４か
らイネーブル信号が出りし、これに基づいて加＊器２５
がスタートアドレスレジスタ２１に格納しである先頭ア
ドレス（ｊ＋４）とラスクバイトレジスタ２３に格納し
であるｎ値を加算し、この加算結果（ｊ　＋ｎ＋４）が
新たにスタートアドレスレジスタ２１に格納される。

（尚、上記バイトカウンタ２４はイネーブル信号の出力
と共にリセットされる。） すると、前述同様カウンタ２２の作動によって当該アド
レス指定回路２０ａ　（または２０ｂ）からは、上記ア
ドレス（ｊ　＋ｋ）に引き続き、アドレス（ｊ　＋ｎ＋
４）から順次インクリメントされるアドレス （ｊ　　　＋ｎ＋４）　　　、　　　　（ｊ　　　＋ｎ
＋５＞　　　、　　　・・・　・・・　・・・・・・・
・・・・・、（ｊ　＋ｎ＋ｋ）が出力され、マルチプレ
クサ３１を介した当該アドレスの指定によって画面メモ
リ１０に対するＤＭＡ処理が続行される。そして、当該
ＤＭＡ処理がアドレス（ｊ　＋ｎ＋ｋ）ついて終了する
と、再びバイトカウンタ２４からイネーブル信弓が出り
され、このイネーブル信号を入力する加算器２５がその
時点でスタートアドレスレジスタ２１に格納されるアド
レス（ｊ＋ｎ＋４）とラスクバイトレジスタ２３に格納
されるｎ値を加陣し、その加算結果（ｊ＋２ｎ＋４）が
新たにスタートアドレスレジスタ２１に格納される。

以後、上記と同様に、スタートアドレスレジスタ２１に
格納されるアドレスから順次インクリメントしてＩＥＪ
られるアドレスでのＤＭＡ処理が行なわれ、（ｋ−３）
回のＤＭＡ処理が連続してなされてバイトカウンタ２４
からイネーブル信号が出力される毎に、スタートアドレ
スレジスタ２１に格納されるアドレス情報がｎｉｌだけ
増加される。そして、上記スタートアドレスカウンタ２
１の内容の書き換え及びそのインクリメントにより得ら
れるアドレスでのＤＭＡ処理の過程で、当該ＤＭＡ処理
が指定された領域Ｅの最終アドレス（ｊ＋ｉｎ＋ｋ）に
ついて終了すると、当該アクセス制御装置での作動は終
了する。

上記のように本実施例によれば、第４図の矩形領域Ｅの
ＤＭＡ処理に際して、当該領域Ｅの各行の最終アドレス
（ｊ＋αｎ十ｋ）（α＝０゜２、・・・・・・、ｉ−１
＞でのＤＭＡ処理が終了する毎に次の行の先頭アドレス
（ｊ＋（α＋　１）ｎ＋４）が演算されて新たにスター
トレジスタ２１にセットされるようにしたため、当該領
１１１Ｅについて、先頭アドレス（ｊ＋４）から最終ア
ドレス（ｊ＋ｉｎ＋ｋ）までのＤＭＡ処理が途中上位装
置の介入なしに実行することができる。従って、画面メ
モリ１０のアクセスが高速に行なう得るようになり、結
果として、表示画面上での文字、図形等の移動も高速に
なし得るようになる。

［発明の効果］ 以上説明してきたように、本発明によれば、ＤＭＡ処理
過程でのアドレス指定に際し、当該指定された矩形領域
でのアドレスの連続性が断たれる毎に、次に指定される
べきアドレスを演算するようにしたため、アドレスの連
続性が断たれても、ＤＭＡ処理を中断して上位装置の処
理を介入させずに湾ませることが可能となる。

従って、メモリのアクセス処理をより高速に行なうこと
が可能となる。

【図面の簡単な説明】

第１図は本発明の実施例の要部溝成を示すブロック図、
第２図は本発明の実施例の全体構成を示すブロック図、
第３図は画面メモリと表示との関係を示す図、第４図は
画面メモリの詳細構成例を示す図である。 １０・・・画面メモリ ２０ａ・・・リード系アドレス指定回路２０ｂ・・・ラ
イト系アドレス指定回路２１・・・スタートアドレスレ
ジスタ ２２・・・カウンタ ２３・・・ラスタバイトレジスタ ２４・・・バイトカウンタ ２５・・・加算器 ３１・・・マルチプレクサ ３２・・・ＤＭＡレジスタ ５０・・・表示画面 特許出願人　　　富士通株式会社 ２！２２ 第ｉｌｌ ＆伽メモリｂｅｔホＥ／）Ｐ！４イロが１図第３図 、！１／面メモリ７）斜押溝Ａ例ｔホイ凹第４図

Claims (1)

1. 【特許請求の範囲】 　単位画面分の表示情報を格納するメモリ内の指定され
   た画面における矩形領域対応の領域について、その先頭
   アドレスから連続して順次アドレス指定を行なう手段を
   備え、当該メモリのアクセス制御を直接メモリアクセス
   方式に従つて行なう装置において、 上記アドレス指定に際し、当該矩形領域でのアドレスの
   連続性が断たれる毎に次に指定すべき矩形領域端に対応
   するアドレスの演算を行なう演算回路を備えたことを特
   徴とするメモリのアクセス制御装置。