JPS62144264A - 入出力制御方式 - Google Patents
入出力制御方式Info
- Publication number
- JPS62144264A JPS62144264A JP28626285A JP28626285A JPS62144264A JP S62144264 A JPS62144264 A JP S62144264A JP 28626285 A JP28626285 A JP 28626285A JP 28626285 A JP28626285 A JP 28626285A JP S62144264 A JPS62144264 A JP S62144264A
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- JP
- Japan
- Prior art keywords
- input
- output
- output interface
- interface table
- cpu
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は異なるＣＰＵ’−Ｉｏインタフェースを持つデ
ータ処理システムに用いて好適な入出力制御方式に関す
る。
ータ処理システムに用いて好適な入出力制御方式に関す
る。
一般に、演算制御装置（ＣＰＵ）と入出力装置（工τ）
［１１のインタフェース制御はＣＰＵかＩ石に対し発せ
られる入出力コマンドが晒納さされているアドレスやＩ
ｏ′からＣＰＵに対して発生した入出力割り込みのステ
ータス等から構成される入出力インタフェーステーブル
の内容に従がって行なわれる。ところで、この入出力イ
ンタフェーステーブルはＩ石門に設けられる場合と主記
憶装置（ＭＢＭ）内に設けられる場合がある。
［１１のインタフェース制御はＣＰＵかＩ石に対し発せ
られる入出力コマンドが晒納さされているアドレスやＩ
ｏ′からＣＰＵに対して発生した入出力割り込みのステ
ータス等から構成される入出力インタフェーステーブル
の内容に従がって行なわれる。ところで、この入出力イ
ンタフェーステーブルはＩ石門に設けられる場合と主記
憶装置（ＭＢＭ）内に設けられる場合がある。
このため前者のシステム（インタフェーステーブルがＩ
ｏに設けられる場合）で１個発されたＩτヲ後者のシス
テム（インタフェーステーブルが〜１ｇＭ内に設けられ
る場合）ＶＣ流用する場合、そのＩτのハードウェアは
もちろんのことファームウェアも修正せねばならず、特
に１個のＩτに多種類のファームウェアが存在する場合
は、そのファームウェアの；修正コストがｊ膨大になる
といった問題があった。
ｏに設けられる場合）で１個発されたＩτヲ後者のシス
テム（インタフェーステーブルが〜１ｇＭ内に設けられ
る場合）ＶＣ流用する場合、そのＩτのハードウェアは
もちろんのことファームウェアも修正せねばならず、特
に１個のＩτに多種類のファームウェアが存在する場合
は、そのファームウェアの；修正コストがｊ膨大になる
といった問題があった。
入出力インタフェーステーブルをＩτ円に設けるシステ
ムとその工τの構成例を第２図に示す。図において、２
１は演■制ｕｓｅ （ＣＰＵ）、２２は上記憶装ｆ＋ｔ
（Ｍ ＢＭ） 、 ｚ ３は入出力装ｊｆｆｉ（Ｉｏ
）であり、これらはシステムバス２４を介して共通に接
続される。２３ノはＩｏｉ制御するマイクロプロセッサ
（μＰ）、２３２はシステムバス上のＩｏスタートコマ
ンドを検出シマイクロプロセッサ２３１に対し割り込み
（Ｌｌ）をかける回路、２３３はマイクロプロセッサ２
３１からのコマンドでＣＰＵ２１に対し工τ刷込みを発
生する回路、２３４はＣＰＵ２１、マイクロプロセッサ
２３１の両方からアクセスできる２ボートメモ刀・で実
現される人出力インタフェーステーブルである。
ムとその工τの構成例を第２図に示す。図において、２
１は演■制ｕｓｅ （ＣＰＵ）、２２は上記憶装ｆ＋ｔ
（Ｍ ＢＭ） 、 ｚ ３は入出力装ｊｆｆｉ（Ｉｏ
）であり、これらはシステムバス２４を介して共通に接
続される。２３ノはＩｏｉ制御するマイクロプロセッサ
（μＰ）、２３２はシステムバス上のＩｏスタートコマ
ンドを検出シマイクロプロセッサ２３１に対し割り込み
（Ｌｌ）をかける回路、２３３はマイクロプロセッサ２
３１からのコマンドでＣＰＵ２１に対し工τ刷込みを発
生する回路、２３４はＣＰＵ２１、マイクロプロセッサ
２３１の両方からアクセスできる２ボートメモ刀・で実
現される人出力インタフェーステーブルである。
上記構成において、工τスタート処理は、工τのファー
ムウェアがＣＰＵ２１のＩｏスタートを回路２３２が起
こすＬｌ割込みで知り、ＣＰＵ、’Ｊがあらかじめテー
ブルに設定したＩｏコマンドのアドレスポインタを取り
込むことで行なわｎる。またＩτ割込み処理はＩτファ
ームウェアテーブルに割込みステータス全設定した鎌、
回路２３３によジエ″’Ｅ刷込みを発生し、ＣＰＵＺＪ
が１７割込み全党は付は入出力インタフェーステーブル
２３４内の割込みステータスを取込むことでおこなわれ
る。このようにファームウェアは入出力インタフェース
テーブルがＩτ内にあるように作られている。そのため
、入出力インタフェーステーブル２３４をＩｏでな（Ｍ
ＢＭ内に待つシステムには、このファームウェアをその
まま利用することはできず％ＣＰＵ２１とのインタフェ
ース部分全変更する必要があり、上述した様に１疹正コ
ストｉ要するばかりか非常に煩わしいものとなる。
ムウェアがＣＰＵ２１のＩｏスタートを回路２３２が起
こすＬｌ割込みで知り、ＣＰＵ、’Ｊがあらかじめテー
ブルに設定したＩｏコマンドのアドレスポインタを取り
込むことで行なわｎる。またＩτ割込み処理はＩτファ
ームウェアテーブルに割込みステータス全設定した鎌、
回路２３３によジエ″’Ｅ刷込みを発生し、ＣＰＵＺＪ
が１７割込み全党は付は入出力インタフェーステーブル
２３４内の割込みステータスを取込むことでおこなわれ
る。このようにファームウェアは入出力インタフェース
テーブルがＩτ内にあるように作られている。そのため
、入出力インタフェーステーブル２３４をＩｏでな（Ｍ
ＢＭ内に待つシステムには、このファームウェアをその
まま利用することはできず％ＣＰＵ２１とのインタフェ
ース部分全変更する必要があり、上述した様に１疹正コ
ストｉ要するばかりか非常に煩わしいものとなる。
本発明は上述した欠点に′Ｍｉみてなされたものでアリ
、入出力インタフェーステーブルｆｌτに持つシステム
の入出力フアームウェアに手全シロえることすく、入出
力インタフェーステーブルをＭＢＭ内に持つシステムの
工τｆｃ実机する入出力割（財）方式を提供することを
目的とする。
、入出力インタフェーステーブルｆｌτに持つシステム
の入出力フアームウェアに手全シロえることすく、入出
力インタフェーステーブルをＭＢＭ内に持つシステムの
工τｆｃ実机する入出力割（財）方式を提供することを
目的とする。
本発明は、上記目的全実現するため、■下スタート処理
時ＣＰＵからの■下スタート指示全従来の様にｉ！接入
出力フアームウェアの割込みとせｆ、 −担エミュレー
シクンルーチンｅＭｆＪしてインタフェースの差異を吸
収し、又、Ｉ。
時ＣＰＵからの■下スタート指示全従来の様にｉ！接入
出力フアームウェアの割込みとせｆ、 −担エミュレー
シクンルーチンｅＭｆＪしてインタフェースの差異を吸
収し、又、Ｉ。
からＣＰＵに対する割込み処理待入出力フアームウェア
がＩτ割込みを発生しようとしたのを検知シ、エミュレ
ーションルーチンにてインタフェースの差異を吸収して
から、あらためて１７割込みを起こす様に構成したちあ
である。
がＩτ割込みを発生しようとしたのを検知シ、エミュレ
ーションルーチンにてインタフェースの差異を吸収して
から、あらためて１７割込みを起こす様に構成したちあ
である。
このため、ＣＰＵからＩ５内蔵のマイクロプロセッサへ
の情報受は渡し時、マイクロプロセッサが自身で持つ入
出力インタフェーステーブルから情得を吸込む前にＣＰ
Ｕが主記憶内に設けられた入出力インタフェーステーブ
ルにストアした情報を転記する手段と、マイクロプロセ
ッサからＣＰＵへの情報受は渡し時、ＣＰＵが自身の入
出力インタフェーステーブルから情ｒａ ｋ取込む前に
、マイクロプロセッサが自身で持つ入出力インタフェー
ステーブルにストアした情報を転記する手段とを付加し
た。
の情報受は渡し時、マイクロプロセッサが自身で持つ入
出力インタフェーステーブルから情得を吸込む前にＣＰ
Ｕが主記憶内に設けられた入出力インタフェーステーブ
ルにストアした情報を転記する手段と、マイクロプロセ
ッサからＣＰＵへの情報受は渡し時、ＣＰＵが自身の入
出力インタフェーステーブルから情ｒａ ｋ取込む前に
、マイクロプロセッサが自身で持つ入出力インタフェー
ステーブルにストアした情報を転記する手段とを付加し
た。
このことにより入出力フアームウェアの互換性を保ちつ
つ、異なるＣＰＵ−１ｏインタフェ−スを持つシステム
に接続可とする■０を実現出る。従って、この場合にお
ける入出力フアームウェアの修正費用の削減がはかれる
。
つ、異なるＣＰＵ−１ｏインタフェ−スを持つシステム
に接続可とする■０を実現出る。従って、この場合にお
ける入出力フアームウェアの修正費用の削減がはかれる
。
以下、本発明の実施例につき図面を使用して詳訓に説明
する。第１図は本発明の実施例を示すブロック図である
。図において、１ノは演算制御裂け（ＣＰＵ） 、Ｊ
ｚは上記憶摸は（ＭｇＭ）、１３は入出力インタフェー
ステーブル１ （テーブル１）、１４は入出力装置（エ
フ）であり、上記ＣＰＵｚ １ 、ＭＥＭＪ ２ 、Ｉ
下２はシステムバス１５１：介して共通の接続される。
する。第１図は本発明の実施例を示すブロック図である
。図において、１ノは演算制御裂け（ＣＰＵ） 、Ｊ
ｚは上記憶摸は（ＭｇＭ）、１３は入出力インタフェー
ステーブル１ （テーブル１）、１４は入出力装置（エ
フ）であり、上記ＣＰＵｚ １ 、ＭＥＭＪ ２ 、Ｉ
下２はシステムバス１５１：介して共通の接続される。
ＣＰＵＺＪからＩτ１４への入出力起動、■下、仁Δか
らＣＰＵへの入出力！ｌ］込みはＭ Ｆ３ Ｍ １２上
のテーブル１（１３） を介しておこなわれる。
らＣＰＵへの入出力！ｌ］込みはＭ Ｆ３ Ｍ １２上
のテーブル１（１３） を介しておこなわれる。
−力、工τ１４は工♂全本を制（ト）するマイクロプロ
セラ＋ｊ（μＦ）１４１ 、ＣＰＵＩＩから出され、シ
ステムパス１５上を伝播するＩπスタートコマンドを検
出しマイクロプロ上ツブ１４ノに対し割込み（Ｌｌ）ｔ
−発生する回路１４２、マイクロプロセッサ１４１のプ
ログラムで割込み（Ｌｌ）を発生させる回路１４３゜工
石ファームウェアがシステムバス１５に対しＩτ割込み
を発生させるコマンドを検出し割込み（Ｌｌ）を発生す
る回路１４４．入出力インタフェーステーブル２（テー
ブル２）１４５、マイクロプロセッサ１４１のプログラ
ムによりシステムバス１５に対しＩ♂割込みを発生する
回路１４６、そして、マイクロプロセッサ１４１がシス
テムバス１５金介してＭｇＭ７２ｆＲＥＩＡＤ／ＷＲＩ
ＴＥするための回路１４７で構成される。このマイクロ
プロセラ９１４ Ｊ上で動作し１丁を制御するファーム
ウェアは、本発明に従がうＩτ用に特別に作られたもの
ではなく、入出力インタフェーステーブルがＩτ内の２
ボートメモリで構成される従来例に従かう入出力フアー
ムウェアそのものである。
セラ＋ｊ（μＦ）１４１ 、ＣＰＵＩＩから出され、シ
ステムパス１５上を伝播するＩπスタートコマンドを検
出しマイクロプロ上ツブ１４ノに対し割込み（Ｌｌ）ｔ
−発生する回路１４２、マイクロプロセッサ１４１のプ
ログラムで割込み（Ｌｌ）を発生させる回路１４３゜工
石ファームウェアがシステムバス１５に対しＩτ割込み
を発生させるコマンドを検出し割込み（Ｌｌ）を発生す
る回路１４４．入出力インタフェーステーブル２（テー
ブル２）１４５、マイクロプロセッサ１４１のプログラ
ムによりシステムバス１５に対しＩ♂割込みを発生する
回路１４６、そして、マイクロプロセッサ１４１がシス
テムバス１５金介してＭｇＭ７２ｆＲＥＩＡＤ／ＷＲＩ
ＴＥするための回路１４７で構成される。このマイクロ
プロセラ９１４ Ｊ上で動作し１丁を制御するファーム
ウェアは、本発明に従がうＩτ用に特別に作られたもの
ではなく、入出力インタフェーステーブルがＩτ内の２
ボートメモリで構成される従来例に従かう入出力フアー
ムウェアそのものである。
以下本発明実施例の動作につき詳細に説明する。実施例
の動作をＣＰＵＩ １からＩ了１４への起動処理（Ｉｏ
スタート）、Ｉτ１４からＣＰＵへのＩｏコマンド終了
通知などの工τ割込み処理の２つを例にとって説明する
。まず工石スタート処理は次のようである。
の動作をＣＰＵＩ １からＩ了１４への起動処理（Ｉｏ
スタート）、Ｉτ１４からＣＰＵへのＩｏコマンド終了
通知などの工τ割込み処理の２つを例にとって説明する
。まず工石スタート処理は次のようである。
ＣＰＵＩＩはＭＰ３ＭＩ２内にＩτコマンドを作成し、
コマンドのアドレスポインタ’ｉＭＥＭ１２上のテーブ
ル１ （１３）に設定する。更に、Ｉｏ±」に対し、シ
ステムバス１５を介し工τスタート全発する。工♂１４
では回路１４２がＩｏスタートを検知し、マイクロプロ
セッサ１４１に対し５１割込み金かける。マイクロプロ
セッサ１４１では、このり８割込みによジエミュレ−７
ヨンルーチンが起動さレル。エミュレー７８ンルーチン
は、回路１４７によりＭＥＭ１２内のテーブルｉ （１
３）よりＩｏ１４内のテーブル２（１４５）ｌ／Ｃアド
レスボインクヲコピーする。このときテーブル１ （１
３）とテーブル２ （Ｚ４Ｓ）のフォーマットに違いが
ある場合は修正してコピーできる。続いて回路１４３Ｖ
ｃよりＬｌ割込みを起こし、入出力フアームウェアに対
しＩｏスタート割込みをかける。入出力フアームウェア
はＩ；スタート割込みを受は付けると、テーブル２（１
４５）よりアドレスポインタを収り出し、Ｉτコマンド
の処理を行う。
コマンドのアドレスポインタ’ｉＭＥＭ１２上のテーブ
ル１ （１３）に設定する。更に、Ｉｏ±」に対し、シ
ステムバス１５を介し工τスタート全発する。工♂１４
では回路１４２がＩｏスタートを検知し、マイクロプロ
セッサ１４１に対し５１割込み金かける。マイクロプロ
セッサ１４１では、このり８割込みによジエミュレ−７
ヨンルーチンが起動さレル。エミュレー７８ンルーチン
は、回路１４７によりＭＥＭ１２内のテーブルｉ （１
３）よりＩｏ１４内のテーブル２（１４５）ｌ／Ｃアド
レスボインクヲコピーする。このときテーブル１ （１
３）とテーブル２ （Ｚ４Ｓ）のフォーマットに違いが
ある場合は修正してコピーできる。続いて回路１４３Ｖ
ｃよりＬｌ割込みを起こし、入出力フアームウェアに対
しＩｏスタート割込みをかける。入出力フアームウェア
はＩ；スタート割込みを受は付けると、テーブル２（１
４５）よりアドレスポインタを収り出し、Ｉτコマンド
の処理を行う。
以上がＩｏスタート処理であるが、本発明は、ＣＰ Ｕ
１１からのＩτスタートを従来例のように直接ファー
ムウェアの刷込みとせず、−担エミュレーションルーチ
ンを起動してインタフェースの違いを吸収する点に特徴
がある。
１１からのＩτスタートを従来例のように直接ファー
ムウェアの刷込みとせず、−担エミュレーションルーチ
ンを起動してインタフェースの違いを吸収する点に特徴
がある。
Ｉτ割込み処理も同様で次のようになる。まず、入出力
フアームウェアは、人出力インタフェーステーブルがＩ
ｏ内にあるものとして作られているため、ＩＥ１４内の
テーブル２（１４５）に割込みステータスｔ−ｉいて、
ＣＰＵ７１に対しＩτ割込みを起こすコマンドｌａする
。
フアームウェアは、人出力インタフェーステーブルがＩ
ｏ内にあるものとして作られているため、ＩＥ１４内の
テーブル２（１４５）に割込みステータスｔ−ｉいて、
ＣＰＵ７１に対しＩτ割込みを起こすコマンドｌａする
。
ところが、本発明に従がう■フ１４では、前記コマンド
ですぐにはＩｏ割込みを発生せず、代りに、回路１４４
が割込み（Ｌりを起す。
ですぐにはＩｏ割込みを発生せず、代りに、回路１４４
が割込み（Ｌりを起す。
こ（１） ’、’；ＩＪ込みり、によジエミュレー７−
Ｉンルーチ７２ｊ（起動される。エミュレーンヨンルー
チンは、回路１４７？通して工τ内テーブル２（１４５
’）の割込みステータス’ｉＭＢＭ内テーブル１（１３
）にコピーし、ＣｒｔＪＩＩが割込みステータスｆｃ読
めるようにする。このときテーブル２（１４５）とテー
ブル１（１３） にフォーマットの違いがあれば１蓬
正してコピーできる。その後、回路１４６によすＣＰＵ
Ｉ １に対しＩτ割込みを起こし、マイクロプロセッサ
１４１の制ｄｉＩτファームウェアに戻す。このことに
より、ＣＰＵＩ １はＩτ割込みを受は付け、テーブル
Ｚ（Ｚ、？）より割込みステータスｔ−収り込む。
Ｉンルーチ７２ｊ（起動される。エミュレーンヨンルー
チンは、回路１４７？通して工τ内テーブル２（１４５
’）の割込みステータス’ｉＭＢＭ内テーブル１（１３
）にコピーし、ＣｒｔＪＩＩが割込みステータスｆｃ読
めるようにする。このときテーブル２（１４５）とテー
ブル１（１３） にフォーマットの違いがあれば１蓬
正してコピーできる。その後、回路１４６によすＣＰＵ
Ｉ １に対しＩτ割込みを起こし、マイクロプロセッサ
１４１の制ｄｉＩτファームウェアに戻す。このことに
より、ＣＰＵＩ １はＩτ割込みを受は付け、テーブル
Ｚ（Ｚ、？）より割込みステータスｔ−収り込む。
以上のようＶＣ不発明は、入出力フアームウェアが工τ
１−４１込みを発生しようとし次のｔ″ｉｉ健知エミュ
レーションルーチンでインタフェースの違い全吸収して
から、あらためてＩτ割込みを起こす点に特徴がある。
１−４１込みを発生しようとし次のｔ″ｉｉ健知エミュ
レーションルーチンでインタフェースの違い全吸収して
から、あらためてＩτ割込みを起こす点に特徴がある。
以上説明の様に本発明に従えば、入出力フアームウェア
互換性を保ちつつ、異りたＣＰＵ−Ｉτインタフェース
金持つノステムに接続するＩｏ金実現出米、この場合に
おける入出力フアームウェアの揚上費用の削減金はかる
ことが出来る。
互換性を保ちつつ、異りたＣＰＵ−Ｉτインタフェース
金持つノステムに接続するＩｏ金実現出米、この場合に
おける入出力フアームウェアの揚上費用の削減金はかる
ことが出来る。
第１図は本発明の爽捲例を示すブロック図、第２図は従
来例のブロック図である。
来例のブロック図である。
Claims (1)
- 主記憶装置内に設けられた第１の入出力インタフェース
テーブルの内容に従がい演算制御装置と出力装置間の情
報授受を行なうデータ処理システムにおいて、該データ
処理システムに接続される入出力装置は、第２の入出力
インタフェーステーブルと、この第２の入出力インタフ
ェーステーブルにストアされた内容に従がい入出力装置
を制御する入出力プロセッサユニットと、演算制御装置
から入出力プロセッサユニットへの情報受け渡し時、入
出力プロセッサユニットが第２の入出力インタフェース
テーブルから必要情報を取込む前に演算制御装置が第１
の入出力インタフェーステーブルにストアした情報を第
２の入出力インタフェーステーブルに転記する手段と、
入出力装置から演算制御装置への情報受け渡し時、演算
制御装置が第１の入出力インタフェーステーブルから必
要情報を取込む前に、入出力プロセッサユニットが第２
の入出力インタフェーステーブルにストアした情報を第
１の入出力インタフェーステーブルに転記する手段とを
備え、第２の入出力インタフェーステーブルにストアさ
れた内容に従がい演算制御装置との情報授受を行なう様
に作られた入出力プロセッサユニットの制御プログラム
を用い情報授受を行なうことを特徴とする入出力制御方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28626285A JPS62144264A (ja) | 1985-12-19 | 1985-12-19 | 入出力制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28626285A JPS62144264A (ja) | 1985-12-19 | 1985-12-19 | 入出力制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62144264A true JPS62144264A (ja) | 1987-06-27 |
Family
ID=17702084
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28626285A Pending JPS62144264A (ja) | 1985-12-19 | 1985-12-19 | 入出力制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62144264A (ja) |
-
1985
- 1985-12-19 JP JP28626285A patent/JPS62144264A/ja active Pending
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