JPS62144264A - 入出力制御方式 - Google Patents

入出力制御方式

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JPS62144264A
JPS62144264A JP28626285A JP28626285A JPS62144264A JP S62144264 A JPS62144264 A JP S62144264A JP 28626285 A JP28626285 A JP 28626285A JP 28626285 A JP28626285 A JP 28626285A JP S62144264 A JPS62144264 A JP S62144264A
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JP
Japan
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input
output
output interface
interface table
cpu
Prior art date
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Pending
Application number
JP28626285A
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English (en)
Inventor
Takumi Tsubouchi
坪内 工
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Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
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Publication of JPS62144264A publication Critical patent/JPS62144264A/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は異なるCPU’−Ioインタフェースを持つデ
ータ処理システムに用いて好適な入出力制御方式に関す
る。
〔発明の技術的背景とその間處点〕
一般に、演算制御装置(CPU)と入出力装置(工τ)
[11のインタフェース制御はCPUかI石に対し発せ
られる入出力コマンドが晒納さされているアドレスやI
o′からCPUに対して発生した入出力割り込みのステ
ータス等から構成される入出力インタフェーステーブル
の内容に従がって行なわれる。ところで、この入出力イ
ンタフェーステーブルはI石門に設けられる場合と主記
憶装置(MBM)内に設けられる場合がある。
このため前者のシステム(インタフェーステーブルがI
oに設けられる場合)で1個発されたIτヲ後者のシス
テム(インタフェーステーブルが〜1gM内に設けられ
る場合)VC流用する場合、そのIτのハードウェアは
もちろんのことファームウェアも修正せねばならず、特
に1個のIτに多種類のファームウェアが存在する場合
は、そのファームウェアの;修正コストがj膨大になる
といった問題があった。
入出力インタフェーステーブルをIτ円に設けるシステ
ムとその工τの構成例を第2図に示す。図において、2
1は演■制use (CPU)、22は上記憶装f+t
 (M BM) 、 z 3は入出力装jffi(Io
)であり、これらはシステムバス24を介して共通に接
続される。23ノはIoi制御するマイクロプロセッサ
(μP)、232はシステムバス上のIoスタートコマ
ンドを検出シマイクロプロセッサ231に対し割り込み
(Ll)をかける回路、233はマイクロプロセッサ2
31からのコマンドでCPU21に対し工τ刷込みを発
生する回路、234はCPU21、マイクロプロセッサ
231の両方からアクセスできる2ボートメモ刀・で実
現される人出力インタフェーステーブルである。
上記構成において、工τスタート処理は、工τのファー
ムウェアがCPU21のIoスタートを回路232が起
こすLl割込みで知り、CPU、’Jがあらかじめテー
ブルに設定したIoコマンドのアドレスポインタを取り
込むことで行なわnる。またIτ割込み処理はIτファ
ームウェアテーブルに割込みステータス全設定した鎌、
回路233によジエ″’E刷込みを発生し、CPUZJ
が17割込み全党は付は入出力インタフェーステーブル
234内の割込みステータスを取込むことでおこなわれ
る。このようにファームウェアは入出力インタフェース
テーブルがIτ内にあるように作られている。そのため
、入出力インタフェーステーブル234をIoでな(M
BM内に待つシステムには、このファームウェアをその
まま利用することはできず%CPU21とのインタフェ
ース部分全変更する必要があり、上述した様に1疹正コ
ストi要するばかりか非常に煩わしいものとなる。
〔発明の目的〕
本発明は上述した欠点に′Miみてなされたものでアリ
、入出力インタフェーステーブルflτに持つシステム
の入出力フアームウェアに手全シロえることすく、入出
力インタフェーステーブルをMBM内に持つシステムの
工τfc実机する入出力割(財)方式を提供することを
目的とする。
〔発明の概要〕
本発明は、上記目的全実現するため、■下スタート処理
時CPUからの■下スタート指示全従来の様にi!接入
出力フアームウェアの割込みとせf、 −担エミュレー
シクンルーチンeMfJしてインタフェースの差異を吸
収し、又、I。
からCPUに対する割込み処理待入出力フアームウェア
がIτ割込みを発生しようとしたのを検知シ、エミュレ
ーションルーチンにてインタフェースの差異を吸収して
から、あらためて17割込みを起こす様に構成したちあ
である。
このため、CPUからI5内蔵のマイクロプロセッサへ
の情報受は渡し時、マイクロプロセッサが自身で持つ入
出力インタフェーステーブルから情得を吸込む前にCP
Uが主記憶内に設けられた入出力インタフェーステーブ
ルにストアした情報を転記する手段と、マイクロプロセ
ッサからCPUへの情報受は渡し時、CPUが自身の入
出力インタフェーステーブルから情ra k取込む前に
、マイクロプロセッサが自身で持つ入出力インタフェー
ステーブルにストアした情報を転記する手段とを付加し
た。
このことにより入出力フアームウェアの互換性を保ちつ
つ、異なるCPU−1oインタフェ−スを持つシステム
に接続可とする■0を実現出る。従って、この場合にお
ける入出力フアームウェアの修正費用の削減がはかれる
〔発明の実施例〕
以下、本発明の実施例につき図面を使用して詳訓に説明
する。第1図は本発明の実施例を示すブロック図である
。図において、1ノは演算制御裂け(CPU) 、J 
zは上記憶摸は(MgM)、13は入出力インタフェー
ステーブル1 (テーブル1)、14は入出力装置(エ
フ)であり、上記CPUz 1 、MEMJ 2 、I
下2はシステムバス151:介して共通の接続される。
CPUZJからIτ14への入出力起動、■下、仁Δか
らCPUへの入出力!l]込みはM F3 M 12上
のテーブル1(13)  を介しておこなわれる。
−力、工τ14は工♂全本を制(ト)するマイクロプロ
セラ+j(μF)141 、CPUIIから出され、シ
ステムパス15上を伝播するIπスタートコマンドを検
出しマイクロプロ上ツブ14ノに対し割込み(Ll)t
−発生する回路142、マイクロプロセッサ141のプ
ログラムで割込み(Ll)を発生させる回路143゜工
石ファームウェアがシステムバス15に対しIτ割込み
を発生させるコマンドを検出し割込み(Ll)を発生す
る回路144.入出力インタフェーステーブル2(テー
ブル2)145、マイクロプロセッサ141のプログラ
ムによりシステムバス15に対しI♂割込みを発生する
回路146、そして、マイクロプロセッサ141がシス
テムバス15金介してMgM72fREIAD/WRI
TEするための回路147で構成される。このマイクロ
プロセラ914 J上で動作し1丁を制御するファーム
ウェアは、本発明に従がうIτ用に特別に作られたもの
ではなく、入出力インタフェーステーブルがIτ内の2
ボートメモリで構成される従来例に従かう入出力フアー
ムウェアそのものである。
以下本発明実施例の動作につき詳細に説明する。実施例
の動作をCPUI 1からI了14への起動処理(Io
スタート)、Iτ14からCPUへのIoコマンド終了
通知などの工τ割込み処理の2つを例にとって説明する
。まず工石スタート処理は次のようである。
CPUIIはMP3MI2内にIτコマンドを作成し、
コマンドのアドレスポインタ’iMEM12上のテーブ
ル1 (13)に設定する。更に、Io±」に対し、シ
ステムバス15を介し工τスタート全発する。工♂14
では回路142がIoスタートを検知し、マイクロプロ
セッサ141に対し51割込み金かける。マイクロプロ
セッサ141では、このり8割込みによジエミュレ−7
ヨンルーチンが起動さレル。エミュレー78ンルーチン
は、回路147によりMEM12内のテーブルi (1
3)よりIo14内のテーブル2(145)l/Cアド
レスボインクヲコピーする。このときテーブル1 (1
3)とテーブル2 (Z4S)のフォーマットに違いが
ある場合は修正してコピーできる。続いて回路143V
cよりLl割込みを起こし、入出力フアームウェアに対
しIoスタート割込みをかける。入出力フアームウェア
はI;スタート割込みを受は付けると、テーブル2(1
45)よりアドレスポインタを収り出し、Iτコマンド
の処理を行う。
以上がIoスタート処理であるが、本発明は、CP U
 11からのIτスタートを従来例のように直接ファー
ムウェアの刷込みとせず、−担エミュレーションルーチ
ンを起動してインタフェースの違いを吸収する点に特徴
がある。
Iτ割込み処理も同様で次のようになる。まず、入出力
フアームウェアは、人出力インタフェーステーブルがI
o内にあるものとして作られているため、IE14内の
テーブル2(145)に割込みステータスt−iいて、
CPU71に対しIτ割込みを起こすコマンドlaする
ところが、本発明に従がう■フ14では、前記コマンド
ですぐにはIo割込みを発生せず、代りに、回路144
が割込み(Lりを起す。
こ(1) ’、’;IJ込みり、によジエミュレー7−
Iンルーチ72j(起動される。エミュレーンヨンルー
チンは、回路147?通して工τ内テーブル2(145
’)の割込みステータス’iMBM内テーブル1(13
)にコピーし、CrtJIIが割込みステータスfc読
めるようにする。このときテーブル2(145)とテー
ブル1(13)  にフォーマットの違いがあれば1蓬
正してコピーできる。その後、回路146によすCPU
I 1に対しIτ割込みを起こし、マイクロプロセッサ
141の制diIτファームウェアに戻す。このことに
より、CPUI 1はIτ割込みを受は付け、テーブル
Z(Z、?)より割込みステータスt−収り込む。
以上のようVC不発明は、入出力フアームウェアが工τ
1−41込みを発生しようとし次のt″ii健知エミュ
レーションルーチンでインタフェースの違い全吸収して
から、あらためてIτ割込みを起こす点に特徴がある。
〔発明の効果〕
以上説明の様に本発明に従えば、入出力フアームウェア
互換性を保ちつつ、異りたCPU−Iτインタフェース
金持つノステムに接続するIo金実現出米、この場合に
おける入出力フアームウェアの揚上費用の削減金はかる
ことが出来る。
【図面の簡単な説明】
第1図は本発明の爽捲例を示すブロック図、第2図は従
来例のブロック図である。

Claims (1)

    【特許請求の範囲】
  1. 主記憶装置内に設けられた第1の入出力インタフェース
    テーブルの内容に従がい演算制御装置と出力装置間の情
    報授受を行なうデータ処理システムにおいて、該データ
    処理システムに接続される入出力装置は、第2の入出力
    インタフェーステーブルと、この第2の入出力インタフ
    ェーステーブルにストアされた内容に従がい入出力装置
    を制御する入出力プロセッサユニットと、演算制御装置
    から入出力プロセッサユニットへの情報受け渡し時、入
    出力プロセッサユニットが第2の入出力インタフェース
    テーブルから必要情報を取込む前に演算制御装置が第1
    の入出力インタフェーステーブルにストアした情報を第
    2の入出力インタフェーステーブルに転記する手段と、
    入出力装置から演算制御装置への情報受け渡し時、演算
    制御装置が第1の入出力インタフェーステーブルから必
    要情報を取込む前に、入出力プロセッサユニットが第2
    の入出力インタフェーステーブルにストアした情報を第
    1の入出力インタフェーステーブルに転記する手段とを
    備え、第2の入出力インタフェーステーブルにストアさ
    れた内容に従がい演算制御装置との情報授受を行なう様
    に作られた入出力プロセッサユニットの制御プログラム
    を用い情報授受を行なうことを特徴とする入出力制御方
    式。
JP28626285A 1985-12-19 1985-12-19 入出力制御方式 Pending JPS62144264A (ja)

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JP28626285A JPS62144264A (ja) 1985-12-19 1985-12-19 入出力制御方式

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JPS62144264A true JPS62144264A (ja) 1987-06-27

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