JPS62122166A - バイポ−ラトランジスタ集積回路 - Google Patents
バイポ−ラトランジスタ集積回路Info
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- JPS62122166A JPS62122166A JP60261847A JP26184785A JPS62122166A JP S62122166 A JPS62122166 A JP S62122166A JP 60261847 A JP60261847 A JP 60261847A JP 26184785 A JP26184785 A JP 26184785A JP S62122166 A JPS62122166 A JP S62122166A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ヘテロ接合バイポーラトランジスタを用いて
エミッタ結合論理回路（ＥＣＬ）を構成するバイポーラ
トランジスタ集積回路に関する。
エミッタ結合論理回路（ＥＣＬ）を構成するバイポーラ
トランジスタ集積回路に関する。
従来の技術
バイポーラトランジスタを非飽和動作させる論理回路と
してＥＣＬがよく知られている。第４図はｎｐｎトラン
ジスタを用いたＥＣＬの基本回路構成を示す。Ｑａ 、
Ｑｂがスイッチング用の第１゜第２のトランジスタであ
り、ＱＣが電流源用の第３のトランジスタである。第１
．第２のトランジスタＱａ 、Ｑｂのコレクタはそれぞ
れ負荷抵抗Ｒ１，Ｒ２を介して電ｍＶｃｃに接続され、
第２のトランジスタＱｂは基準用としてそのベースに基
準電圧ＶＲＥ Ｆが印加され、第１のトランジスタＱａ
のベースに入力信号ＶＩＮが供給されるようになってい
る。これらのトランジスタＱａ。
してＥＣＬがよく知られている。第４図はｎｐｎトラン
ジスタを用いたＥＣＬの基本回路構成を示す。Ｑａ 、
Ｑｂがスイッチング用の第１゜第２のトランジスタであ
り、ＱＣが電流源用の第３のトランジスタである。第１
．第２のトランジスタＱａ 、Ｑｂのコレクタはそれぞ
れ負荷抵抗Ｒ１，Ｒ２を介して電ｍＶｃｃに接続され、
第２のトランジスタＱｂは基準用としてそのベースに基
準電圧ＶＲＥ Ｆが印加され、第１のトランジスタＱａ
のベースに入力信号ＶＩＮが供給されるようになってい
る。これらのトランジスタＱａ。
Ｑｂのエミッタは共通に第３のトランジスタＱｃのコレ
クタに接続され、第３のトランジスタＱｃのエミッタは
電源ＶＥＥに接続されている。
クタに接続され、第３のトランジスタＱｃのエミッタは
電源ＶＥＥに接続されている。
ヘテロ接合バイポーラトランジスタ（ＨＢＴ）を用いて
このようなＥＣＬを構成要素とする集積回路を組むこと
は、高速論理回路を構成するのに有用である。１−ＩＢ
Ｔを用いた場合、同一基板上に表面部にエミッタを形成
したエミッタ・トップ構造のものと、コレクタを表面部
に形成したコレクタ・トップ構造のものを混在させるの
が容易であり、従ってスイッチング用トランジスタをコ
レクタ・トップ構造とし、電流源用トランジスタをエミ
ッタ・トップ構造として、これらのトランジスタ間の接
続を基板内部の半導体層により行なうことができる。
このようなＥＣＬを構成要素とする集積回路を組むこと
は、高速論理回路を構成するのに有用である。１−ＩＢ
Ｔを用いた場合、同一基板上に表面部にエミッタを形成
したエミッタ・トップ構造のものと、コレクタを表面部
に形成したコレクタ・トップ構造のものを混在させるの
が容易であり、従ってスイッチング用トランジスタをコ
レクタ・トップ構造とし、電流源用トランジスタをエミ
ッタ・トップ構造として、これらのトランジスタ間の接
続を基板内部の半導体層により行なうことができる。
その様なＥＣＬの従来例を第３図（ａ）（ｂ）に示す。
（ａ）は平面図、（１））はそのＡ−Ａ’断面図である
。この構造は、エイチ・クレーマ（Ｈ、Ｋ ｒｏｅｍｅ
ｒ）により提案されている（プロシーディングズ・オブ
・ザ・アイ・イー・イー・イー（ＰＲＯＣＥＥＤＩＮＧ
Ｓ ＯＦ ＴＨＥ ＩＥＥＥ） 、 ＶＯＬ、
７０． Ｎｏ、 １ 、 Ｊａｎ、 １９８２゜ｐ１３
）。即ち、半絶縁性ＧａＡｓ基板１１にｎ＋型ＧａＡＳ
層１２、ｎ型ＡλＧａＡＳ、１１３（１３’ａ、１３ｂ
、１３ｃ）、ｐ型ＧａＡＳ層１４（１４ａ、１４ｂ、１
４ｃ）、ｎ型ＡｎＧａＡＳ層１５ （１５ａ、１５ｂ、
１５ｃ）を順次積層したエピタキシャル・ウェー八を用
いて、スイッチング用の第１．第２のトランジスタＱａ
、Ｑｂ及び電流源用の第３のトランジスタＱｃが一直
線上に配列形成されている。Ｑａ 、Ｑｂは、ｎ型Ａ、
９ＧａＡｓ層１３ａ、１３ｂをエミッタ、１５ａ、１５
ｂをコレクタとするコレクタ・トップ構造であり、Ｑｃ
はｎ型Ａｊ２ＧａＡｓ層１３Ｃをコレクタ、１５Ｃをエ
ミッタとするエミッタ・トップ構造である。これら各ト
ランジスタ間はイオン注入による半絶縁性層１９１によ
り素子分離されている。Ｑａ 、ＱｂのエミッタとＱｃ
のコレクタとの間は、ｎ＋型ＧａＡｓ層１２により共通
接続されている。１６ （１６ａ、１６ｂ、１６ｃ）は
各トランジスタのｐ＋型外部ベース苦であり、１７ （
１７ａ、１７ｂ、１７ｃ）はコレクタまたはエミッタ電
極、１８ （１８ａ、１８ｂ、１８ｃ）はベース電極で
ある。１９１はこのＥＣＬを他の回路領域から分離する
ためのイオン注入による半絶縁性層である。また２０は
酸化膜等の絶縁膜である。
。この構造は、エイチ・クレーマ（Ｈ、Ｋ ｒｏｅｍｅ
ｒ）により提案されている（プロシーディングズ・オブ
・ザ・アイ・イー・イー・イー（ＰＲＯＣＥＥＤＩＮＧ
Ｓ ＯＦ ＴＨＥ ＩＥＥＥ） 、 ＶＯＬ、
７０． Ｎｏ、 １ 、 Ｊａｎ、 １９８２゜ｐ１３
）。即ち、半絶縁性ＧａＡｓ基板１１にｎ＋型ＧａＡＳ
層１２、ｎ型ＡλＧａＡＳ、１１３（１３’ａ、１３ｂ
、１３ｃ）、ｐ型ＧａＡＳ層１４（１４ａ、１４ｂ、１
４ｃ）、ｎ型ＡｎＧａＡＳ層１５ （１５ａ、１５ｂ、
１５ｃ）を順次積層したエピタキシャル・ウェー八を用
いて、スイッチング用の第１．第２のトランジスタＱａ
、Ｑｂ及び電流源用の第３のトランジスタＱｃが一直
線上に配列形成されている。Ｑａ 、Ｑｂは、ｎ型Ａ、
９ＧａＡｓ層１３ａ、１３ｂをエミッタ、１５ａ、１５
ｂをコレクタとするコレクタ・トップ構造であり、Ｑｃ
はｎ型Ａｊ２ＧａＡｓ層１３Ｃをコレクタ、１５Ｃをエ
ミッタとするエミッタ・トップ構造である。これら各ト
ランジスタ間はイオン注入による半絶縁性層１９１によ
り素子分離されている。Ｑａ 、ＱｂのエミッタとＱｃ
のコレクタとの間は、ｎ＋型ＧａＡｓ層１２により共通
接続されている。１６ （１６ａ、１６ｂ、１６ｃ）は
各トランジスタのｐ＋型外部ベース苦であり、１７ （
１７ａ、１７ｂ、１７ｃ）はコレクタまたはエミッタ電
極、１８ （１８ａ、１８ｂ、１８ｃ）はベース電極で
ある。１９１はこのＥＣＬを他の回路領域から分離する
ためのイオン注入による半絶縁性層である。また２０は
酸化膜等の絶縁膜である。
このようにペテロ接合トランジスタを用い、かつコレク
タ・トップ構造とエミッタ・トップｕ４造を組合わせる
ことにより、スイッチング用の第１゜第２のトランジス
タＱａ 、Ｑｂのエミッタ１１３よび電流源用の第３の
トランジスタＱｃのコレクタ電極を基板上に金属電極と
して配設する必要がなくなり、ＥＣＬの高集積化と高速
化が図られる。
タ・トップ構造とエミッタ・トップｕ４造を組合わせる
ことにより、スイッチング用の第１゜第２のトランジス
タＱａ 、Ｑｂのエミッタ１１３よび電流源用の第３の
トランジスタＱｃのコレクタ電極を基板上に金属電極と
して配設する必要がなくなり、ＥＣＬの高集積化と高速
化が図られる。
発明が解決しようとする問題点
第３図に示す従来構造では、スイッチング用の第１．第
２のトランジスタＱａ 、Ｑｂと電流源用の第３のトラ
ンジスタＱＣが一直線上に並んで配列形成されている。
２のトランジスタＱａ 、Ｑｂと電流源用の第３のトラ
ンジスタＱＣが一直線上に並んで配列形成されている。
従って第１のトランジスタＱａのエミッタから第３のト
ランジスタＱｃのコレクタまでの距離と第２のトランジ
スタＱｂのエミッタから第３のトランジスタＱＣのコレ
クタまでの距離が異なる。これらの端子層間は高濃度の
ｎ＋型ＧａＡＳ層１２により共通接続されているとはい
っても、金属配線に比べると当然抵抗が高いため、二つ
のスイッチング用トランジスタＱａ。
ランジスタＱｃのコレクタまでの距離と第２のトランジ
スタＱｂのエミッタから第３のトランジスタＱＣのコレ
クタまでの距離が異なる。これらの端子層間は高濃度の
ｎ＋型ＧａＡＳ層１２により共通接続されているとはい
っても、金属配線に比べると当然抵抗が高いため、二つ
のスイッチング用トランジスタＱａ。
Ｑｂのエミッタ抵抗が異なった値を持ち、Ｑａの方がエ
ミッタ抵抗が大きいことになる。これは、第１．第２の
トランジスタＱａ 、Ｑｂの動作特性が揃っていること
が要求されるＥＣＬにとって大きい欠点となる。第３図
ではスイッチング用の第１、第２のトランジスタＱａ
、Ｑｂの内部ベース、＠（即ち真性トランジスタ領域）
が素子分離用の半絶縁性層１９２のみを挟んで対抗する
構造としているが、これらのトランジスタをそれぞれ真
性トランジスタ領域の両側に外部ベース層を設ける構造
とした場合には、二つのスイッチング用トランジスタの
エミッタ抵抗の差はより大きいものとなる。
ミッタ抵抗が大きいことになる。これは、第１．第２の
トランジスタＱａ 、Ｑｂの動作特性が揃っていること
が要求されるＥＣＬにとって大きい欠点となる。第３図
ではスイッチング用の第１、第２のトランジスタＱａ
、Ｑｂの内部ベース、＠（即ち真性トランジスタ領域）
が素子分離用の半絶縁性層１９２のみを挟んで対抗する
構造としているが、これらのトランジスタをそれぞれ真
性トランジスタ領域の両側に外部ベース層を設ける構造
とした場合には、二つのスイッチング用トランジスタの
エミッタ抵抗の差はより大きいものとなる。
本発明は上記した問題を解決して、スイッチング用トラ
ンジスタのエミッタ抵抗を十分に小さくかつバラツキの
ない状態としてＥＣＬの性能向上を図った、ヘテロ接合
トランジスタを用いたバイポーラトランジスタ集積回路
を提供することを目的とする。
ンジスタのエミッタ抵抗を十分に小さくかつバラツキの
ない状態としてＥＣＬの性能向上を図った、ヘテロ接合
トランジスタを用いたバイポーラトランジスタ集積回路
を提供することを目的とする。
問題点を解決するための手段
本発明は、上述のようにヘテロ接合トランジスタ構造を
用いて少なくとも二つのスイッチング用の第１．第２の
トランジスタと電流源用の第３のトランジスタを、前者
をコレクタ・トップ構造とし、後者をエミッタ・トップ
構造として集積化してＥＣＬを構成するに当り、第３の
トランジスタを、第１．第２トランジスタに対してその
配列方向に直交する方向に隣接して配置したことを特徴
とする。
用いて少なくとも二つのスイッチング用の第１．第２の
トランジスタと電流源用の第３のトランジスタを、前者
をコレクタ・トップ構造とし、後者をエミッタ・トップ
構造として集積化してＥＣＬを構成するに当り、第３の
トランジスタを、第１．第２トランジスタに対してその
配列方向に直交する方向に隣接して配置したことを特徴
とする。
作用
本発明によれば、基板内部の高濃度半導体層で接続され
る第１．第２のトランジスタのエミッタと第３のトラン
ジスタのコレクタの間の距離を等しくかつ小さいものと
することができる。従ってスイッチングトランジスタで
ある第１．第２のトランジスタのエミッタ抵抗を小さく
かつバラツキのないものとして、ＥＣＬの性能を向上さ
せることができる。また電流源用の第３のトランジスタ
を長方形パターンで形成すれば、そのエミッタ。
る第１．第２のトランジスタのエミッタと第３のトラン
ジスタのコレクタの間の距離を等しくかつ小さいものと
することができる。従ってスイッチングトランジスタで
ある第１．第２のトランジスタのエミッタ抵抗を小さく
かつバラツキのないものとして、ＥＣＬの性能を向上さ
せることができる。また電流源用の第３のトランジスタ
を長方形パターンで形成すれば、そのエミッタ。
ベースを形成する各長方形領域の長辺が長いものとなり
、ベース抵抗が小さくなる。従ってこの第３のトランジ
スタの外部ベースは片側だけでよく、この結果寄生容量
を小さくすることができる。また第１．第２及び第３の
トランジスタを一直線上に並へる従来例と異なり、第３
のトランジスタを例えば大きい面積とした場合にも、全
体として正方形に近いパターン・レイアウトとすること
ができる。これにより、スペース・ファクタの向上が図
られる。更に第３のトランジスタの面積を大きくとるこ
とにより、電源電圧を下げることが可能であり、これに
よりＥＣＬの消費電力低減が図られる。
、ベース抵抗が小さくなる。従ってこの第３のトランジ
スタの外部ベースは片側だけでよく、この結果寄生容量
を小さくすることができる。また第１．第２及び第３の
トランジスタを一直線上に並へる従来例と異なり、第３
のトランジスタを例えば大きい面積とした場合にも、全
体として正方形に近いパターン・レイアウトとすること
ができる。これにより、スペース・ファクタの向上が図
られる。更に第３のトランジスタの面積を大きくとるこ
とにより、電源電圧を下げることが可能であり、これに
よりＥＣＬの消費電力低減が図られる。
実施例
本発明の一実施例の一人力ＥＣＬ構造を第１図（ａ）〜
（ｄ）に示す。（ａ）は平面図であり、（ｂ）（ｃ）お
よび（ｄンはそれぞれ（ａ）のＡ−Ａ’ 、Ｂ−Ｂ’及
びｃ−ｃ’断面図である。
（ｄ）に示す。（ａ）は平面図であり、（ｂ）（ｃ）お
よび（ｄンはそれぞれ（ａ）のＡ−Ａ’ 、Ｂ−Ｂ’及
びｃ−ｃ’断面図である。
Ｑａ 、Ｑｂがスイッチング用の第１．第２のトランジ
スタ、Ｑｃが電流源用の第３のトランジスタであり、（
ａ）に示すように第１．第２のトランジスタＱａ 、Ｑ
ｂに対してその配列方向に直交する方向に隣接して第３
のトランジスタＱｃが長方形パターンを以て形成されて
いる。これらトランジスタは半絶縁性ＧａＡＳ基叛１上
にＧａＡＳまたはＡｆｆＧａＡｓを？！数層エピタキシ
ャル成得させたウェーハを用いて構成されている。即ち
、塞板１に高濃度のｎ型の第１半導体層２．同じくｎ型
の第２半導体層３ （３ａ、３ｂ、３ｃ）、ｐＷの第３
半導体＠４ （４ａ、４ｂ、４ｃ）、ｎ型の第４半導体
層５ （５ａ、５ｂ、５ｃ）を順次エビタキシャル成長
させたウェーハを用いている。各エピタキシャル層の具
体的な組成、不純物濃度等については後に詳述する。こ
こで第２半導体層３及び第４半導体層５は第３半導体層
よりバンドギャップが大きく、いわゆるダブルへテロ接
合を構成している。この様なエピタキシャル・ウェーハ
を用いて、先ずＭＱのイオン注入によりｐ＋型外部ベー
ス層６ （６ａ、６ｂ、６ｃ）が形成され、次いで素子
分離が行なわれる。基板１に達する深さの素子分離絶縁
層９１はＨ＋のイオン注入により、また第１半導体層２
に達する深さの素子分離絶縁層９２はＢ＋のイオン注入
より、それぞれ形成される。そしてエミッタまたはコレ
クタの頭だしのエツチングを行ない、全面にＣＶＤ酸化
膜１０を形成した後、コンタクト孔開けを行ない、コレ
クタ電極７ａ、７ｂ、エミッタ電極７Ｃ、ベース電極８
ａ、３ｂ、 ８ｃが例えばＡｕＺｎ蒸＠膜により形成さ
れている。
スタ、Ｑｃが電流源用の第３のトランジスタであり、（
ａ）に示すように第１．第２のトランジスタＱａ 、Ｑ
ｂに対してその配列方向に直交する方向に隣接して第３
のトランジスタＱｃが長方形パターンを以て形成されて
いる。これらトランジスタは半絶縁性ＧａＡＳ基叛１上
にＧａＡＳまたはＡｆｆＧａＡｓを？！数層エピタキシ
ャル成得させたウェーハを用いて構成されている。即ち
、塞板１に高濃度のｎ型の第１半導体層２．同じくｎ型
の第２半導体層３ （３ａ、３ｂ、３ｃ）、ｐＷの第３
半導体＠４ （４ａ、４ｂ、４ｃ）、ｎ型の第４半導体
層５ （５ａ、５ｂ、５ｃ）を順次エビタキシャル成長
させたウェーハを用いている。各エピタキシャル層の具
体的な組成、不純物濃度等については後に詳述する。こ
こで第２半導体層３及び第４半導体層５は第３半導体層
よりバンドギャップが大きく、いわゆるダブルへテロ接
合を構成している。この様なエピタキシャル・ウェーハ
を用いて、先ずＭＱのイオン注入によりｐ＋型外部ベー
ス層６ （６ａ、６ｂ、６ｃ）が形成され、次いで素子
分離が行なわれる。基板１に達する深さの素子分離絶縁
層９１はＨ＋のイオン注入により、また第１半導体層２
に達する深さの素子分離絶縁層９２はＢ＋のイオン注入
より、それぞれ形成される。そしてエミッタまたはコレ
クタの頭だしのエツチングを行ない、全面にＣＶＤ酸化
膜１０を形成した後、コンタクト孔開けを行ない、コレ
クタ電極７ａ、７ｂ、エミッタ電極７Ｃ、ベース電極８
ａ、３ｂ、 ８ｃが例えばＡｕＺｎ蒸＠膜により形成さ
れている。
スイッチング用の第１．第２のトランジスタＱａ 、Ｑ
ｂは、それぞれ第２半導体１１３ａ、３ｂをエミッタ、
第３半導体層４ａ、４ｂをベース、第４半導体ｍ５ａ、
５ｂをコレクタとする所謂コレクタ・トップ構造であり
、電流源用の第３のトランジスタＱｃは第２半導体層３
Ｃをコレクタ、第３半導体層４Ｃをベース、第４半導体
層５Ｃをエミッタとするエミッタ・トップ構造となって
いる。そしてこれら第１．第２のトランジスタＱａ。
ｂは、それぞれ第２半導体１１３ａ、３ｂをエミッタ、
第３半導体層４ａ、４ｂをベース、第４半導体ｍ５ａ、
５ｂをコレクタとする所謂コレクタ・トップ構造であり
、電流源用の第３のトランジスタＱｃは第２半導体層３
Ｃをコレクタ、第３半導体層４Ｃをベース、第４半導体
層５Ｃをエミッタとするエミッタ・トップ構造となって
いる。そしてこれら第１．第２のトランジスタＱａ。
Ｑｂのエミッタと第３のトランジスタＱｃのコレクタ間
は第１半導体層２により共通接続されている。第１図（
ａ）から明らかなように、第１．第２のトランジスタＱ
ａ 、Ｑｂのコレクタ電＆７ａ。
は第１半導体層２により共通接続されている。第１図（
ａ）から明らかなように、第１．第２のトランジスタＱ
ａ 、Ｑｂのコレクタ電＆７ａ。
７ｂ及びベース電極８ａ、８ｂは一直線上に並んでおり
、第３のトランジスタのエミッタ電％７ｃとベース電極
８Ｃはこれらに直交する方向に、かつエミッタ電極７Ｃ
が第１．第２のトランジスタＱａ 、Ｑｂ側にくるよう
に配置されている。第３のトランジスタの外部ベース層
６Ｃは長方形状トランジスタ領域の第１．第２のトラン
ジスタＱａ。
、第３のトランジスタのエミッタ電％７ｃとベース電極
８Ｃはこれらに直交する方向に、かつエミッタ電極７Ｃ
が第１．第２のトランジスタＱａ 、Ｑｂ側にくるよう
に配置されている。第３のトランジスタの外部ベース層
６Ｃは長方形状トランジスタ領域の第１．第２のトラン
ジスタＱａ。
Ｑｂから遠い方の長方形領域にのみ形成されている。
第２図は上記エピタキシャル層を拡大して詳細に示した
ものである。エピタキシャル層の成長法としては分子線
エピタキシャル法（ＭＢＥ法）または有機金属気相成長
法（ＭＯＣＶＤ法）が用いられるが、この実施例ではＭ
ＢＥ法を用いている。
ものである。エピタキシャル層の成長法としては分子線
エピタキシャル法（ＭＢＥ法）または有機金属気相成長
法（ＭＯＣＶＤ法）が用いられるが、この実施例ではＭ
ＢＥ法を用いている。
第１の半導体層２はｎ＋型ＧａＡＳ層であり、不純物濃
度２Ｘ １０” ／ｃｍ３．厚み５０００人である。第
２半導体層３は、厚み５００人のｎ型ＡｆｉｘＧａ＋−
ｘＡＳ層３！ （０≦Ｘ≦０．３）。
度２Ｘ １０” ／ｃｍ３．厚み５０００人である。第
２半導体層３は、厚み５００人のｎ型ＡｆｉｘＧａ＋−
ｘＡＳ層３！ （０≦Ｘ≦０．３）。
１５００人のＡ Ｉ！、ａ、３Ｇ ａａ、；＋ Ａ ３
層３２および５００人のｎ型ＡＱｘ Ｇａｔ−ｘＡｓ１
３３（０≦Ｘ≦０．３）の３層からなる。これら３層の
不純物濃度は２ Ｘ １０１’ ／ｃｍ３である。第３
半導体層４は不純物１度３Ｘ １０１８／ｃｍ３．厚み
１０００人のｐ＋型ＧａＡＳ層である。ｎ型ＡｇｘＧａ
ｔ−ｘＡＳ層３１はへテロ接合の界面部のバンドギャッ
プ変化を滑らかなものとするために設けられており、Ｘ
は上に行く程大になるように徐々に組成を変化させてい
る。
層３２および５００人のｎ型ＡＱｘ Ｇａｔ−ｘＡｓ１
３３（０≦Ｘ≦０．３）の３層からなる。これら３層の
不純物濃度は２ Ｘ １０１’ ／ｃｍ３である。第３
半導体層４は不純物１度３Ｘ １０１８／ｃｍ３．厚み
１０００人のｐ＋型ＧａＡＳ層である。ｎ型ＡｇｘＧａ
ｔ−ｘＡＳ層３１はへテロ接合の界面部のバンドギャッ
プ変化を滑らかなものとするために設けられており、Ｘ
は上に行く程大になるように徐々に組成を変化させてい
る。
ｎ型△ｎｘＧａｔ−ｘＡｓ３３も同様の目的で設けられ
たもので、これは上に行く程Ｘが小になるように組成を
徐々に変化させている。第４半導体層５は、濃度１ Ｘ
＋ Ｏｉ７／’ ｃｍ ３＋厚み５００人のｎ型Ａｎ
ｘＧａｔ−ｘＡＳＩｉｉ５ｔ （０≦Ｘ≦０．３）、
濃度１Ｘ １０” ／ｃｍ３．厚み１５００人のｎ型Ａ
ｆｆ１ｏ、３Ｇ ａｏ、７Ａ ５層５２、濃度ｌＸ１
０１？／ｃｔｎ３．厚み５００人のｎ型ＡρｘＧａｌ−
ＸＡｓ層５３ （０≦Ｘ≦０．３）、１度ｌＸ１０１
７．。
たもので、これは上に行く程Ｘが小になるように組成を
徐々に変化させている。第４半導体層５は、濃度１ Ｘ
＋ Ｏｉ７／’ ｃｍ ３＋厚み５００人のｎ型Ａｎ
ｘＧａｔ−ｘＡＳＩｉｉ５ｔ （０≦Ｘ≦０．３）、
濃度１Ｘ １０” ／ｃｍ３．厚み１５００人のｎ型Ａ
ｆｆ１ｏ、３Ｇ ａｏ、７Ａ ５層５２、濃度ｌＸ１
０１？／ｃｔｎ３．厚み５００人のｎ型ＡρｘＧａｌ−
ＸＡｓ層５３ （０≦Ｘ≦０．３）、１度ｌＸ１０１
７．。
ｃｍ３．厚み５００人のｎ型ＧａＡＳ層５４．１度２Ｘ
１０！８／ｃｍ３．厚み１０００人のｎ１型ＧａＡＳ
Ｉ５ｓの５＠からなる。
１０！８／ｃｍ３．厚み１０００人のｎ１型ＧａＡＳ
Ｉ５ｓの５＠からなる。
ｎ！！！Ａｎｘ Ｇａｔ−ｘ ＡＳＩ５１及び５３はや
はりへテロ接合界面部のバンドギャップの変化を滑らか
にするために組成を徐々に変化させた層である。
はりへテロ接合界面部のバンドギャップの変化を滑らか
にするために組成を徐々に変化させた層である。
このようにして、コレクタまたはエミッタとなる第２半
導体層３及び第４半導体層５とベースとなる第３半導体
層４の間に、バンドギャップの差による急峻な＠壁が生
じないようにしたへテロ接合が形成される。
導体層３及び第４半導体層５とベースとなる第３半導体
層４の間に、バンドギャップの差による急峻な＠壁が生
じないようにしたへテロ接合が形成される。
この実施例によれば、電ａ源用の第３のトランジスタＱ
ｃは、スイッチング用の第１．第２のトランジスタＱａ
、Ｑｂに対してその並びに平行に長方形パターンを以
て、かつ第１．第２のトランジスタＱａ 、Ｑｂから等
距離位置に配置されている。しかも第１．第２のトラン
ジスタＱａ 、 Ｑｂのエミッタから第３のトランジス
タＱｃのコレクタまでの距離は素子分離用絶縁層９２の
幅だけであり非常に小さい。従って第１．第２のトラン
ジスタＱａ 、Ｑｂはエミッタ抵抗が小さくかつ等しい
から、特性の揃った高速スイッチングが可能である。こ
の結果、高性能のＥＣＬｔｆｉ得られる。また第３のト
ランジスタＱＣは、エミッタ、ベース共に細長いパター
ンで形成されており、外部ベース層はエミッタの片側の
みに形成されているため、奇生容量は小さい。しかも全
体として面積は大きく、スイッチング用の第１．第２の
トランジスタＱａ 、Ｑｂより電流容量が大きい。この
ため、電源電圧を下げても所望の論理動作が可能であり
、消′Ｒ電力の低減が可能である。更にまた、トランジ
スタを一直線上に並べる従来の構成と異なり、第１図（
ａ＞からも明らかなように全体として正方形に近いパタ
ーンとすることができ、集積回路のスペース・ファクタ
が高いものとなる。
ｃは、スイッチング用の第１．第２のトランジスタＱａ
、Ｑｂに対してその並びに平行に長方形パターンを以
て、かつ第１．第２のトランジスタＱａ 、Ｑｂから等
距離位置に配置されている。しかも第１．第２のトラン
ジスタＱａ 、 Ｑｂのエミッタから第３のトランジス
タＱｃのコレクタまでの距離は素子分離用絶縁層９２の
幅だけであり非常に小さい。従って第１．第２のトラン
ジスタＱａ 、Ｑｂはエミッタ抵抗が小さくかつ等しい
から、特性の揃った高速スイッチングが可能である。こ
の結果、高性能のＥＣＬｔｆｉ得られる。また第３のト
ランジスタＱＣは、エミッタ、ベース共に細長いパター
ンで形成されており、外部ベース層はエミッタの片側の
みに形成されているため、奇生容量は小さい。しかも全
体として面積は大きく、スイッチング用の第１．第２の
トランジスタＱａ 、Ｑｂより電流容量が大きい。この
ため、電源電圧を下げても所望の論理動作が可能であり
、消′Ｒ電力の低減が可能である。更にまた、トランジ
スタを一直線上に並べる従来の構成と異なり、第１図（
ａ＞からも明らかなように全体として正方形に近いパタ
ーンとすることができ、集積回路のスペース・ファクタ
が高いものとなる。
本発明は上記した実施例に限られるものではなく、以下
に列記するように種々変形して実施することができる。
に列記するように種々変形して実施することができる。
■ スイッチング用の第１．第２のトランジスタは、実
施例ではコレクタ層の片側にのみ外部ベース層を形成し
ているが、両側に外部ベース否を形成してもよい。この
ようにしても本発明の場合、第１．第２のトランジスタ
のエミッタ抵抗は変わらない。またこのように両側に外
部ベース層を設けることにより、ベース抵抗の低減の結
果より高速動作が可能になる。
施例ではコレクタ層の片側にのみ外部ベース層を形成し
ているが、両側に外部ベース否を形成してもよい。この
ようにしても本発明の場合、第１．第２のトランジスタ
のエミッタ抵抗は変わらない。またこのように両側に外
部ベース層を設けることにより、ベース抵抗の低減の結
果より高速動作が可能になる。
■ 実施例では、第３のトランジスタＱｃを、第１．第
２のトランジスタＱａ 、ＱｂのｍＲ全全体幅に等しい
長さの長辺をもつ長方形パターンとしているが、長辺が
これより短くてもよい。例えば第１．第２のトランジス
タＱａ 、Ｑｂの真性トランジスタ領域をカバーする範
囲の長辺があれば、第１．第２のトランジスタのエミッ
タ抵抗も大きくならず、また第３のトランジスタはスイ
ッチング用トランジスタとして十分に礪能する。また２
人力以上のＥＣＬを構成するために、スイッチング用１
−ランジスタが３（ＩＩｉ１以上−直線上に配列される
場合には、これに対応して第３のトランジスタの長辺を
より長いものとすることが必要になる。
２のトランジスタＱａ 、ＱｂのｍＲ全全体幅に等しい
長さの長辺をもつ長方形パターンとしているが、長辺が
これより短くてもよい。例えば第１．第２のトランジス
タＱａ 、Ｑｂの真性トランジスタ領域をカバーする範
囲の長辺があれば、第１．第２のトランジスタのエミッ
タ抵抗も大きくならず、また第３のトランジスタはスイ
ッチング用トランジスタとして十分に礪能する。また２
人力以上のＥＣＬを構成するために、スイッチング用１
−ランジスタが３（ＩＩｉ１以上−直線上に配列される
場合には、これに対応して第３のトランジスタの長辺を
より長いものとすることが必要になる。
■ ２人力以上のＥＣＬを構成する場合、電流源用の第
３のトランジスタに対してその両側にスイッチング用の
トランジスタを配置することも有用である。この場合、
各スイッチング用トランジスタのエミッタ抵抗を揃える
ために、電流源用の第３のトランジスタは真性トランジ
スタ領域の両側に外部ベース層を設けた構造とする、あ
るいは両側の素子分離用絶縁層の幅を異ならせる、等の
工夫をすることが望ましい。
３のトランジスタに対してその両側にスイッチング用の
トランジスタを配置することも有用である。この場合、
各スイッチング用トランジスタのエミッタ抵抗を揃える
ために、電流源用の第３のトランジスタは真性トランジ
スタ領域の両側に外部ベース層を設けた構造とする、あ
るいは両側の素子分離用絶縁層の幅を異ならせる、等の
工夫をすることが望ましい。
■ 実施例ではＧａＡｓ−ＡａＧａＡｓ系を用いてＡｆ
ｆの組成比０．３以下の場合を説明したが、他の組成比
を適用することもできる。また他の半導体材料を用いて
同様のへテロ接合トランジスタによりＥＣＬを形成する
場合も本発明は有効である。
ｆの組成比０．３以下の場合を説明したが、他の組成比
を適用することもできる。また他の半導体材料を用いて
同様のへテロ接合トランジスタによりＥＣＬを形成する
場合も本発明は有効である。
■ 実施例では各トランジスタのエミッタ側。
コレクタ側共にヘテロ接合とした場合を説明したが、少
なくともスイッチング用の第１．第２のトランジスタの
エミッタ側にヘテロ接合を有するものに本発明を適用す
ることができる。
なくともスイッチング用の第１．第２のトランジスタの
エミッタ側にヘテロ接合を有するものに本発明を適用す
ることができる。
■ トランジスタが長方形パターンでない場合にも、本
発明の配置により、スイッチング用のトランジスタの１
ミツタ抵抗の低減とバラツキの抑制が図られるので有効
である。
発明の配置により、スイッチング用のトランジスタの１
ミツタ抵抗の低減とバラツキの抑制が図られるので有効
である。
■ ｐｎｐｔ−ランジスタを用いてＥＣＬを構成する場
合にも本発明は有効である。
合にも本発明は有効である。
発明の効果
以上述べたように本発明によれば、ヘテロ接合トランジ
スタを用いたＥＣＬの性能向上を図ることができる。
スタを用いたＥＣＬの性能向上を図ることができる。
第１図（ａ）〜（ｄ）は本発明の一実施例のＥＣＬｌ造
を示す図、第２図はそのエビタキシャル層を拡大して示
す図、第３図（ａ）（ｂ）は従来のＨＢＴによるＥＣＬ
の構造を示す図、第４図はＥＣＬの基本構成の等価回路
を示す図である。 Ｑａ・・・第１のトランジスタ、Ｑｂ・・・第２のトラ
ンジスタ、Ｑｃ・・・第３のトランジスタ、１・・・半
絶縁性Ｑ ａ’ Ａ Ｓ基板、２・・・ｎ＋型第１半導
体層、３ （３ａ、３ｂ、３Ｃ） ・・ｎ型第２半導体
層、４ （４ａ、４ｂ、４Ｃ）−Ｄ型第３半導体層、５
（５ａ、５ｂ、５ｃ）−ｎ型第４半導体層、６ （６
ａ、６ｂ、６Ｃ）・ ｌ）＋型外部ベース層、７ａ、７
ｂ・・・コレクタ電極、７Ｃ・・・エミッタ電極、８ａ
、８ｂ、８ｃｍ・・ベース電極、９ｔ、９２−素子分離
絶縁層、１０・・・ＣＶＤ酸化膜。 出願人代理人 弁理士 鈴江武彦 第１因 第１図 第 ２図
を示す図、第２図はそのエビタキシャル層を拡大して示
す図、第３図（ａ）（ｂ）は従来のＨＢＴによるＥＣＬ
の構造を示す図、第４図はＥＣＬの基本構成の等価回路
を示す図である。 Ｑａ・・・第１のトランジスタ、Ｑｂ・・・第２のトラ
ンジスタ、Ｑｃ・・・第３のトランジスタ、１・・・半
絶縁性Ｑ ａ’ Ａ Ｓ基板、２・・・ｎ＋型第１半導
体層、３ （３ａ、３ｂ、３Ｃ） ・・ｎ型第２半導体
層、４ （４ａ、４ｂ、４Ｃ）−Ｄ型第３半導体層、５
（５ａ、５ｂ、５ｃ）−ｎ型第４半導体層、６ （６
ａ、６ｂ、６Ｃ）・ ｌ）＋型外部ベース層、７ａ、７
ｂ・・・コレクタ電極、７Ｃ・・・エミッタ電極、８ａ
、８ｂ、８ｃｍ・・ベース電極、９ｔ、９２−素子分離
絶縁層、１０・・・ＣＶＤ酸化膜。 出願人代理人 弁理士 鈴江武彦 第１因 第１図 第 ２図
Claims (5)
- （１）半絶縁性基板上に、第１導電型の高濃度第１半導
体層、第１導電型の第２半導体層、第２導電型の第３半
導体層及び第１導電型の第４半導体層が順次積層形成さ
れ、第２半導体層と第３半導体層の間に第２半導体層の
方がバンドギャップの大きいヘテロ接合が形成されたエ
ピタキシャル・ウェーハを用い、第２半導体層をエミッ
タ、第３半導体層をベース、第４半導体層をコレクタと
する少なくとも二つのスイッチング用の第１及び第２の
トランジスタと、第２半導体層をコレクタ第３半導体層
をベース、第４半導体層をエミッタとする電流源用の第
３のトランジスタとが互いに素子分離されて集積形成さ
れ、第１、第２のトランジスタのエミッタと第３のトラ
ンジスタのコレクタが第１半導体層により共通接続され
てエミッタ結合論理回路が構成されるバイポーラトラン
ジスタ集積回路において、第３のトランジスタは、第１
、第２のトランジスタに対してその配列方向と直交する
方向に隣接して配置されていることを特徴とするバイポ
ーラトランジスタ集積回路。 - （２）第３のトランジスタは、第１、第２のトランジス
タに対してその配列方向と直交する方向に隣接して上記
配列方向と平行な長辺をもつ長方形パターンをもって配
置されている特許請求の範囲第１項記載のバイポーラト
ランジスタ集積回路。 - （３）第１、第２のトランジスタの各コレクタベース電
極はこれらトランジスタの配列方向に沿つて配置され、
第３のトランジスタのエミッタ、ベース電極は第１、第
２のトランジスタの配列方向と直交する方向に沿って、
かつエミッタ電極が第１、第２のトランジスタに近い側
にくるように配置されている特許請求の範囲第１項記載
のバイポーラトランジスタ集積回路。 - （４）第３半導体層と第４半導体の間に第４半導体層側
がバンドギャップの大きいヘテロ接合が構成されている
特許請求の範囲第１項記載のバイポーラトランジスタ集
積回路。 - （５）ヘテロ接合を構成する半導体層界面部にバンドギ
ャップがなだらかに変化するように材料組成を徐々に変
化させた領域を有する特許請求の範囲第１項記載のバイ
ポーラトランジスタ集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60261847A JPS62122166A (ja) | 1985-11-21 | 1985-11-21 | バイポ−ラトランジスタ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60261847A JPS62122166A (ja) | 1985-11-21 | 1985-11-21 | バイポ−ラトランジスタ集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62122166A true JPS62122166A (ja) | 1987-06-03 |
Family
ID=17367572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60261847A Pending JPS62122166A (ja) | 1985-11-21 | 1985-11-21 | バイポ−ラトランジスタ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62122166A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000161204A (ja) * | 1998-11-30 | 2000-06-13 | Caterpillar Inc | 電気作動式可変容積制御及びタイミング制御を備えた可変容積形ピストンユニット |
-
1985
- 1985-11-21 JP JP60261847A patent/JPS62122166A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000161204A (ja) * | 1998-11-30 | 2000-06-13 | Caterpillar Inc | 電気作動式可変容積制御及びタイミング制御を備えた可変容積形ピストンユニット |
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