JPS62119642A - Trace system - Google Patents
Trace systemInfo
- Publication number
- JPS62119642A JPS62119642A JP60260278A JP26027885A JPS62119642A JP S62119642 A JPS62119642 A JP S62119642A JP 60260278 A JP60260278 A JP 60260278A JP 26027885 A JP26027885 A JP 26027885A JP S62119642 A JPS62119642 A JP S62119642A
- Authority
- JP
- Japan
- Prior art keywords
- trace
- memory
- program
- instruction
- stop
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Debugging And Monitoring (AREA)
Abstract
Description
【発明の詳細な説明】
〔概要〕
CPUとメモリとを含む装置のテハソグ或いは試験のた
めのトレース方式であって、実行するプログラム中に含
まれるトレース開始または終了命令によりトレースメモ
リへの格納を制御し、ハードウェアを削減すると共に所
要部分のみのトレースを可能にする。[Detailed Description of the Invention] [Summary] This is a tracing method for testing or testing a device including a CPU and memory, in which storage in the trace memory is controlled by a trace start or end command included in a program to be executed. This allows you to reduce hardware and trace only the necessary parts.
本発明はプログラムの実行結果をトレースメモリに格納
し、格納結果を出力させることでプログラムの実行の状
態をトレースするトレース方式に関するものである。The present invention relates to a tracing method for tracing the state of program execution by storing program execution results in a trace memory and outputting the stored results.
プログラムの実行が期待通りに行なわれているか否かを
調べるため、実行時におりるアドレスとデータとをプロ
グラム・メモリとは別のトレースメモリに格納し、プロ
グラムの実行後にこの内容を出力させることが行なわれ
る。In order to check whether a program is executing as expected, it is possible to store addresses and data during execution in a trace memory separate from the program memory, and output this content after program execution. It is done.
第2図はプログラムの実行におりるフローチャートのモ
デルであって、複数の条イI目fIl断或いは分岐等を
含んでいる。この上・うなプl”lグラムにおいて、A
およびBで示ず範囲のル−スを行なうにはA乃至Bのス
テップに相当するアドレスとデータとをトレースメモリ
に格納すれば良い。しかし、上述のようにプログラムに
含まれる複数の条件判断2分岐或いはサブルーチンのコ
ール等によってトレース量が必要以上に増大し、第3図
Tblに示すように、実メモリ空間9を越える領域10
に書込みを行なおうとしたり、また、(alに示すよう
に、書き込まれた領域7中の必要領域8を探すのに手数
を要する。FIG. 2 is a flowchart model of program execution, and includes a plurality of steps or branches. In this Unapu l”l gram, A
In order to perform loosing of the range not shown by B, addresses and data corresponding to steps A to B may be stored in the trace memory. However, as mentioned above, the amount of tracing increases more than necessary due to multiple conditional decision branches or subroutine calls included in the program, and as shown in FIG.
Also, as shown in (al), it takes a lot of effort to search for the required area 8 in the written area 7.
そのために、所要のトレース部分のみの書込みが可能な
方式の提供が要望されている。For this reason, there is a demand for a method that allows writing only the required trace portion.
CPUとプログラムが格納された装置のデバッグ等を行
なうには、従来、例えば第4図に示すように、CPU1
3とプログラムが格納されたメモIJ14とを含む被試
験装置11におけるアドレス信号とデータとを、試験装
置12におけるトレースメモリ15に格納した後、この
内容を読み出すことが行なわれている。試験装置12に
は外部入力22.23にて格納開始および格納終了アド
レスがセットされたレジスタ20.21と、これらのレ
ジスタ20.21の内容および被試験装置のアドレス値
を比較する比較器18.19とが含まれる。更に、被試
験装置11におけるアドレスが前記レジスタ20.21
に設定された内容と一致した時に反転されるフリソプフ
11ツブ17と、トレースメモリ15の制御を行なうト
レースポインタ16とが含まれ、所定の77’ l・レ
ス範囲に才lJるアドレスとデータとがl・レースメモ
リ15に格納される。Conventionally, in order to debug a device in which a CPU and a program are stored, for example, as shown in FIG.
After the address signals and data in the device under test 11 including the memory IJ 14 and the memory IJ 14 in which the program is stored are stored in the trace memory 15 in the test device 12, the contents are read out. The test device 12 includes registers 20.21 in which storage start and storage end addresses are set by external inputs 22.23, and a comparator 18.21 that compares the contents of these registers 20.21 with the address value of the device under test. 19 is included. Furthermore, the address in the device under test 11 is stored in the register 20.21.
It includes a Fritsopf 11 knob 17 that is inverted when it matches the content set in , and a trace pointer 16 that controls the trace memory 15. 1. Stored in the race memory 15.
この従来方式では、格納開始および終了アドレスの設定
を外部より入力する必要があると共に、設定されたアド
レスを保持するための少なくとも2つのレジスタと2つ
の比較器とが必要とされ、また、複数部分のトレースの
ため格納開始および終了ポイントを増大させようとする
と、ハードウェアの負担が非常に大きくなるという欠点
を有している。In this conventional method, it is necessary to input the settings of the storage start and end addresses from the outside, and at least two registers and two comparators are required to hold the set addresses. If an attempt is made to increase the storage start and end points for tracing, it has the disadvantage that the burden on the hardware becomes extremely large.
本発明はこのような点に鑑みて創作されたもので、ハー
ドウェアの負担を軽減すると共に所要部分のみのトレー
スが可能なトレース方式を提供することを目的としてい
る。The present invention was created in view of these points, and an object of the present invention is to provide a tracing method that can reduce the burden on hardware and trace only necessary parts.
第1図は本発明のトレース方式の原理図を示す。 FIG. 1 shows a principle diagram of the tracing method of the present invention.
図においてlは実行開始ステップであって、このステッ
プにおける実行開始後に、トレース開始命令によって該
命令以降のプログラムの実行結果をトレースメモリに格
納するための条件が設定されて(2)トレース手段3が
始動され、トレース停止命令によってトレースメモリへ
の格納条件が解除されて(4)トレース手段゛3が停止
される如くして、プログラムの終了に至る迄に必要に応
じて前記格納の開始と停止とが所定回数繰り返される。In the figure, l is an execution start step, and after the start of execution in this step, a trace start instruction sets conditions for storing the execution results of the program after the instruction in the trace memory. The storage condition for the trace memory is canceled by the trace stop command, and (4) the trace means 3 is stopped, and the storage is started and stopped as necessary until the program ends. is repeated a predetermined number of times.
プログラム中に含まれるトレース開始命令が存在し、ト
レース開始の命令がステップ2において発生されると、
トレース手段3でトレースメモリにプログラムの実行結
果が格納開始され、ステップ4でトレース停止の命令が
発生されると、トレース手段3によるトレースメモリへ
のプログラムの実行結果の格納が停止される。トレース
の停止後もトレース開始命令が存在することでトレース
の開始が可能であり、プログラムの最後に至ってトレー
スが終了される(ステップ6)迄、このシーケンスが繰
り返される。If there is a trace start instruction included in the program and the trace start instruction is generated in step 2,
When the trace means 3 starts storing the program execution result in the trace memory and a command to stop tracing is issued in step 4, the trace means 3 stops storing the program execution result in the trace memory. Even after the trace is stopped, the trace can be started due to the presence of the trace start command, and this sequence is repeated until the trace is ended at the end of the program (step 6).
第5図は本発明の実施例であって、理解を容易にするた
め第4WJに示すものと同様な機能を有する構成要素に
同一の参照番号を付して示しである。FIG. 5 shows an embodiment of the present invention, in which components having similar functions to those shown in the fourth WJ are given the same reference numerals for easy understanding.
同図において被試験装置!11には、CPUI 3と、
プログラムが格納されたメモリ14とが含まれ、試験語
N12には、トレースメモリ15.フリップフロップ1
7並びにトレースメモリ15の制御を行なうトレースポ
インタ16と、レジスタ24とが含まれる。また、レジ
スタ24のL S B 26がフリップフロップ17の
セットに利用され、L5B26より1つビット高位のビ
ット25がフリップフロップ17のリセットに利用され
る。メモリ14中に格納されるトレース命令のフォーマ
ットは第6図に示すように構成され、書込みを示すオペ
レーションコード27とアドレス28およびイミディエ
ートデータ29.30とから成る。ここで、イミディエ
ートデータ29の下位2ビツトが01の時にI・レース
メモリ15に格納を開始するようフリップフロップ17
がセットされ、また、下位2ビツトが10の時に格納を
停止するようフリップフロップ17がリセットされる。In the same figure, the device under test! 11 has CPUI 3 and
The test word N12 includes a trace memory 15 . flip flop 1
7 and a trace pointer 16 for controlling the trace memory 15, and a register 24. Furthermore, LSB 26 of the register 24 is used to set the flip-flop 17, and bit 25, which is one bit higher than L5B26, is used to reset the flip-flop 17. The format of the trace instruction stored in the memory 14 is structured as shown in FIG. 6, and consists of an operation code 27 indicating writing, an address 28, and immediate data 29.30. Here, the flip-flop 17 is configured to start storing data in the I/race memory 15 when the lower two bits of the immediate data 29 are 01.
is set, and the flip-flop 17 is reset to stop storing when the lower two bits are 10.
従って、トレースを開始したいプログラムの位置にトレ
ース開始の命令を書き込んで置くことにより、レジスタ
24の下位2ビット25.26が01にセントされ、ま
た、トレースを停止(終了)したいプログラムの位置に
トレース停止の命令を書き込んでおくことにより、レジ
スタ24の下位2ビツト24.26が10にセットされ
る。かくして、フリップフロップ17のセット、そして
リセットが生ぜしめられ、トレースメモリ15に対する
格納の制御が行なわれる。このため、アドレスを設定す
るためのレジスタおよびアドレスを比較するための比較
器が不要となり、ハードウェア量が軽減される。Therefore, by writing a trace start instruction at the position of the program where you want to start tracing, the lower two bits 25 and 26 of register 24 are set to 01, and the trace is placed at the position of the program where you want to stop (end) tracing. By writing the stop command, the lower two bits 24 and 26 of the register 24 are set to 10. In this way, the flip-flop 17 is set and reset, and storage in the trace memory 15 is controlled. Therefore, a register for setting addresses and a comparator for comparing addresses are not required, and the amount of hardware is reduced.
以上述べてきたように本発明によれば、ハードウェア量
が軽減されると共に所要部分のみのトレースが可能とな
り実用的に極めて有用である。As described above, according to the present invention, the amount of hardware is reduced and it is possible to trace only the necessary portions, which is extremely useful in practice.
第1図は本発明のトレース方式の原理図、第2図はトレ
ース範囲の説明図、
第3図は従来例のメモリの記憶状態を示す説明図、第4
図は従来例のブロック回路図、
第5図は本発明の実施例のブロック回路図、第6図はト
レース命令の説明図である。
第4図、第5図において、
11は被試験装置、
12は試験装置、
13はCPU。
14はプログラムが格納されたメモリ、I5はトレース
メモリ、
17はフリップフロップ、
18.19は比較器、
20.21.24はレジスタである。
、本、イ芒日目の眉、王里図
第1図Fig. 1 is a diagram showing the principle of the tracing method of the present invention, Fig. 2 is an explanatory diagram of the trace range, Fig. 3 is an explanatory diagram showing the storage state of the memory in the conventional example, and Fig. 4
5 is a block circuit diagram of a conventional example, FIG. 5 is a block circuit diagram of an embodiment of the present invention, and FIG. 6 is an explanatory diagram of a trace instruction. 4 and 5, 11 is a device under test, 12 is a test device, and 13 is a CPU. 14 is a memory in which a program is stored, I5 is a trace memory, 17 is a flip-flop, 18.19 is a comparator, and 20.21.24 is a register. , Book, Eyebrows of Aman Day, Ori Map Figure 1
Claims (1)
て、 前記プログラムに含まれるトレース開始命令によって該
命令以降のプログラムの実行結果をトレースメモリに格
納するための条件が設定されて(2)トレース手段(3
)が始動され、前記プログラムに含まれるトレース停止
命令によって前記トレースメモリへの格納条件が解除さ
れて(4)トレース手段(3)が停止されることを特徴
とするトレース方式。[Claims] In a system capable of tracing program execution results, a trace start instruction included in the program sets conditions for storing program execution results after the instruction in a trace memory (2). Tracing means (3
) is started, the storage condition in the trace memory is canceled by a trace stop command included in the program, and (4) the tracing means (3) is stopped.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60260278A JPS62119642A (en) | 1985-11-20 | 1985-11-20 | Trace system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60260278A JPS62119642A (en) | 1985-11-20 | 1985-11-20 | Trace system |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62119642A true JPS62119642A (en) | 1987-05-30 |
Family
ID=17345827
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60260278A Pending JPS62119642A (en) | 1985-11-20 | 1985-11-20 | Trace system |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62119642A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01195549A (en) * | 1988-01-29 | 1989-08-07 | Nec Corp | History information memory |
JPH03271839A (en) * | 1990-03-20 | 1991-12-03 | Hitachi Ltd | Program operation analyzing system |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5271957A (en) * | 1975-12-11 | 1977-06-15 | Fujitsu Ltd | Debug control unit |
JPS59148957A (en) * | 1983-02-14 | 1984-08-25 | Hitachi Ltd | Microprogram control system |
-
1985
- 1985-11-20 JP JP60260278A patent/JPS62119642A/en active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5271957A (en) * | 1975-12-11 | 1977-06-15 | Fujitsu Ltd | Debug control unit |
JPS59148957A (en) * | 1983-02-14 | 1984-08-25 | Hitachi Ltd | Microprogram control system |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01195549A (en) * | 1988-01-29 | 1989-08-07 | Nec Corp | History information memory |
JPH03271839A (en) * | 1990-03-20 | 1991-12-03 | Hitachi Ltd | Program operation analyzing system |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPS62119642A (en) | Trace system | |
JPS6319058A (en) | Memory device | |
JPH05297911A (en) | Sequence control circuit for sequence controller | |
JPH0287227A (en) | Data processor | |
JPS6142301B2 (en) | ||
JPH06175883A (en) | Program debugger | |
JPH05342378A (en) | Evaluation chip | |
KR890016477A (en) | Operation program and data loading method of electronic exchange | |
JPS61221943A (en) | Arithmetic processor | |
JPH04332053A (en) | Cpu simulator | |
JPS59186048A (en) | Microprogram control system | |
JPS6146531A (en) | Microprocessor | |
JPS6111493B2 (en) | ||
JPH11288371A (en) | In-circuit emulator | |
JPS61272856A (en) | Processor control system | |
JPS6013209B2 (en) | digital arithmetic device | |
JPH0474242A (en) | Ram test circuit | |
JPH01187646A (en) | Microprogram running stop system | |
JPS6346858B2 (en) | ||
JPS6244845A (en) | Debugging device | |
JPS6260034A (en) | Stored program system controller | |
JPS6143321A (en) | Output device of pulse signal | |
JPS5935239A (en) | Microprogram control system | |
JPS6389940A (en) | Program tracing circuit | |
JPS61217833A (en) | Arithmetic processor |