JPS62119576A - 表示装置 - Google Patents
表示装置Info
- Publication number
- JPS62119576A JPS62119576A JP60260059A JP26005985A JPS62119576A JP S62119576 A JPS62119576 A JP S62119576A JP 60260059 A JP60260059 A JP 60260059A JP 26005985 A JP26005985 A JP 26005985A JP S62119576 A JPS62119576 A JP S62119576A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- display device
- write
- generation circuit
- video ram
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Digital Computer Display Output (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は液晶表示板とＣＲＴ等フレーム周波数が整数倍
で水平周波数やデータ表示期間が異なる二つの表示デバ
イスに同じ画面を表示する表示装置に関するものである
。
で水平周波数やデータ表示期間が異なる二つの表示デバ
イスに同じ画面を表示する表示装置に関するものである
。
従来の技術
従来の表示装置では、第４図に示すよう一つのＣＰＵＡ
で表示デバイスＣ１，Ｃ２毎に設けられたコントローラ
Ｂ１．Ｂ２を一つ一つ制御していた。
で表示デバイスＣ１，Ｃ２毎に設けられたコントローラ
Ｂ１．Ｂ２を一つ一つ制御していた。
発明が解決しようとする問題点
このような従来の装置では、ＣＰＵＡの負担は表示デバ
イスＣ１，Ｃ２の数だけ増え、捷だコントローラＢ１．
Ｂ２のプログラムも大幅に増えていた。
イスＣ１，Ｃ２の数だけ増え、捷だコントローラＢ１．
Ｂ２のプログラムも大幅に増えていた。
本発明はかかる点に鑑みてなされたもので、一つの表示
デバイス用の映像信号で水平周波数、データ表示期間の
異なった複数の表示デバイスをコントロールする表示装
置を提供することを目的としている。
デバイス用の映像信号で水平周波数、データ表示期間の
異なった複数の表示デバイスをコントロールする表示装
置を提供することを目的としている。
問題点を解決するだめの手段
３ ペー。
本発明は画像情報を格納する２個のビデオＲＡＭと、前
記ビデオＲＡＭへの書き込み信号を発生する書き込み信
号発生回路と、前記書き込み信号を入力とする、書き込
み用アドレスカウンタと、前記ビデオＲＡＭからの読み
出し信号を発生する読み出し信号発生回路と、前記読み
出し信号を入力とする読み出し用アドレスカウンタと、
前記読み出し信号を計数し、一方の表示デバイス用の同
期信号を発生する同期信号発生回路と、他方の表示デバ
イス用の垂直同期信号で前記ビデオＲＡＭとビデオＲＡ
Ｍの他方を一画面毎に書き込み用と読み出し用とに切シ
換えるバンク切シ換え回路とを具備し、書き込みと読み
出しのタイミングをとり、水平周波数、データ表示期間
が異なる前記表示デバイスに同時に同じ画面を表示する
ことを可能とした表示装置である。
記ビデオＲＡＭへの書き込み信号を発生する書き込み信
号発生回路と、前記書き込み信号を入力とする、書き込
み用アドレスカウンタと、前記ビデオＲＡＭからの読み
出し信号を発生する読み出し信号発生回路と、前記読み
出し信号を入力とする読み出し用アドレスカウンタと、
前記読み出し信号を計数し、一方の表示デバイス用の同
期信号を発生する同期信号発生回路と、他方の表示デバ
イス用の垂直同期信号で前記ビデオＲＡＭとビデオＲＡ
Ｍの他方を一画面毎に書き込み用と読み出し用とに切シ
換えるバンク切シ換え回路とを具備し、書き込みと読み
出しのタイミングをとり、水平周波数、データ表示期間
が異なる前記表示デバイスに同時に同じ画面を表示する
ことを可能とした表示装置である。
作 用
本発明は上記した構成により、複数のビデオＲＡＭを一
画面毎に切り換え、書き込みと読み出しの同期をとり、
垂直周波数が整数倍の複数の表示デバイスに同じ表示を
行う。
画面毎に切り換え、書き込みと読み出しの同期をとり、
垂直周波数が整数倍の複数の表示デバイスに同じ表示を
行う。
実施例
第１図は本発明の表示装置の一実施例を示すブロック図
である。第１図において１は書き込み信号発生回路であ
って出力端子１１．リセット端子１２を有する。１２に
は表示デバイス１用の垂直同期信号（Ｖｓｙｎｃ １
）が入力される。２は表示デバイス１用の直列データ１
を並列データに変換する直並列変換回路であって入力端
子２１．出力端子２２、制御端子２３を有する。３は書
き込み用アドレスカウンタであって、入力端子３１、出
力端子３２．リセット端子３３を有する。３１の入力に
は前記書き込み信号を用い、３３には表示デバイス１用
の垂直同期信号（Ｖｓｙｎｃ １ ）が入力される。
である。第１図において１は書き込み信号発生回路であ
って出力端子１１．リセット端子１２を有する。１２に
は表示デバイス１用の垂直同期信号（Ｖｓｙｎｃ １
）が入力される。２は表示デバイス１用の直列データ１
を並列データに変換する直並列変換回路であって入力端
子２１．出力端子２２、制御端子２３を有する。３は書
き込み用アドレスカウンタであって、入力端子３１、出
力端子３２．リセット端子３３を有する。３１の入力に
は前記書き込み信号を用い、３３には表示デバイス１用
の垂直同期信号（Ｖｓｙｎｃ １ ）が入力される。
４は読み出し信号発生回路であって、出力端子４１゜４
３とリセット端子４２を有する。４１からは読み出し信
号が、４３からは後記５の並直列変換回路への並列デー
タ入力タイミング信号が出力される。４２には前記Ｖｓ
ｙｎｃ １ が入力される。５は並直列変換回路であ
って、並列データ入力端子５１５ ページ と直列データ出力端子５２と制御端子５３を有する。６
３の制御端子には前記４の出力端子４３が接続される。
３とリセット端子４２を有する。４１からは読み出し信
号が、４３からは後記５の並直列変換回路への並列デー
タ入力タイミング信号が出力される。４２には前記Ｖｓ
ｙｎｃ １ が入力される。５は並直列変換回路であ
って、並列データ入力端子５１５ ページ と直列データ出力端子５２と制御端子５３を有する。６
３の制御端子には前記４の出力端子４３が接続される。
表示デバイス２用の直列データは６２の出力端子から得
る。３はビデオＲＡＭからの読み出し用アドレスカウン
タであって、カウント入力端子６１ 、出力端子６２．
リセット端子６３を有する。６１のカウント入力には前
記読み出し信号を用い、６３には前記Ｖｓｙｎｃ１が入
力される。
る。３はビデオＲＡＭからの読み出し用アドレスカウン
タであって、カウント入力端子６１ 、出力端子６２．
リセット端子６３を有する。６１のカウント入力には前
記読み出し信号を用い、６３には前記Ｖｓｙｎｃ１が入
力される。
７はバンク切り換え回路であって、アドレス入力端子７
２．７３とアドレス出力端子７５．７８とデータ入力端
子７１とデータ出力端子７４とデータ入出力端子７６．
７７とバンク切シ換え端子７９を有する。７１には前記
直並列変換回路の出力を、７２には前記書き込み用アド
レスカウンタの出力を、７３には前記読み出し用アドレ
スカウンタの出力を、寸た７４は前記並直列変換回路の
入力５１に接続される。７９には前記表示デバイス１用
の垂直同期信号（Ｖｓｙｎｃｌ ）を入力する。８はＶ
ＲＡＭ１であって、アドレス入力端子８１とデータ入出
力端子８２を有する。８１には前記バンク切り６ ペー
ジ 換え回路のアドレス出力端子７５を接続し、８２にはデ
ータ出力端子７６を接続する。９はＶＲＡＭ２であって
、８と同様アドレス入力端子９２とデータ入出力端子９
１を有する。９１には前記バンク切シ換え回路のアドレ
ス出力端子７７を接続し、９２にはデータ出力端子７８
を接続する。１ｏは表示デバイス２用の同期信号発生回
路であって、入力端子１０１と、出力端子１０２，１０
３と、リセット端子１０４を有する。１０１には前記読
み出し信号発生回路の出力４１を接続し、１０４には前
記Ｖｓｙｎｃ１を入力する。１Ｑ２から表示デバイス２
用の水平同期信号、１０３からは垂直同期信号を出力す
る。
２．７３とアドレス出力端子７５．７８とデータ入力端
子７１とデータ出力端子７４とデータ入出力端子７６．
７７とバンク切シ換え端子７９を有する。７１には前記
直並列変換回路の出力を、７２には前記書き込み用アド
レスカウンタの出力を、７３には前記読み出し用アドレ
スカウンタの出力を、寸た７４は前記並直列変換回路の
入力５１に接続される。７９には前記表示デバイス１用
の垂直同期信号（Ｖｓｙｎｃｌ ）を入力する。８はＶ
ＲＡＭ１であって、アドレス入力端子８１とデータ入出
力端子８２を有する。８１には前記バンク切り６ ペー
ジ 換え回路のアドレス出力端子７５を接続し、８２にはデ
ータ出力端子７６を接続する。９はＶＲＡＭ２であって
、８と同様アドレス入力端子９２とデータ入出力端子９
１を有する。９１には前記バンク切シ換え回路のアドレ
ス出力端子７７を接続し、９２にはデータ出力端子７８
を接続する。１ｏは表示デバイス２用の同期信号発生回
路であって、入力端子１０１と、出力端子１０２，１０
３と、リセット端子１０４を有する。１０１には前記読
み出し信号発生回路の出力４１を接続し、１０４には前
記Ｖｓｙｎｃ１を入力する。１Ｑ２から表示デバイス２
用の水平同期信号、１０３からは垂直同期信号を出力す
る。
以上のように構成された本実施例の表示装置について、
以下その動作を説明する。第２図はビデオＲＡＭへの書
き込みを示すタイミングチャートである。第２図におい
てビデオＲＡＭへの書き込みは１３の書き込み信号の立
ち上が９で行われ、薔き込み用アドレスの更新も１３の
立ち上がりで行われる。表示デバイス１の直列データの
とりこ７ ベー／ みは前記書き込み信号の立ち下がりでおこなわれる。す
なわち、書き込み信号の立ち下がりでと９こまれた表示
デバイス１用の直列データが書き込み信号の立ち上がり
でビデオＲＡＭに書き込捷れる。なお第２図の読み出し
信号は第１図の１の読み出し信号発生回路の出力１１を
用い、書き込み用アドレスは３の書き込み用アドレスカ
ウンタの出力３２を用いる。なお３の書き込み用アドレ
スカウンタは表示デバイス１用の垂直同期信号（Ｖｓｙ
ｎｃｌ ）でリセットされる。
以下その動作を説明する。第２図はビデオＲＡＭへの書
き込みを示すタイミングチャートである。第２図におい
てビデオＲＡＭへの書き込みは１３の書き込み信号の立
ち上が９で行われ、薔き込み用アドレスの更新も１３の
立ち上がりで行われる。表示デバイス１の直列データの
とりこ７ ベー／ みは前記書き込み信号の立ち下がりでおこなわれる。す
なわち、書き込み信号の立ち下がりでと９こまれた表示
デバイス１用の直列データが書き込み信号の立ち上がり
でビデオＲＡＭに書き込捷れる。なお第２図の読み出し
信号は第１図の１の読み出し信号発生回路の出力１１を
用い、書き込み用アドレスは３の書き込み用アドレスカ
ウンタの出力３２を用いる。なお３の書き込み用アドレ
スカウンタは表示デバイス１用の垂直同期信号（Ｖｓｙ
ｎｃｌ ）でリセットされる。
第３図はビデオＲＡＭからの読み出し、表示デバイス２
への出力を示す、タイミングチャートである。第３図に
おいて、ビデオＲＡＭからの読み出しは４１の読み出し
信号、第１図の並直列変換回路へのデータ入力は４３の
立ち下がりで行われる。読み出し用アドレスの更新は前
記読み出し信号４１の立ち上が９でおこなわる。１０２
，１０３の同期信号は前記読み出し信号４１をカウント
することによって作られる。まだ第３図の水平同期信号
には第１図の同期信号発生回路の出力１０２が、垂直同
期信号には垂直同期信号発生回路の出力１０３が用いら
れる。
への出力を示す、タイミングチャートである。第３図に
おいて、ビデオＲＡＭからの読み出しは４１の読み出し
信号、第１図の並直列変換回路へのデータ入力は４３の
立ち下がりで行われる。読み出し用アドレスの更新は前
記読み出し信号４１の立ち上が９でおこなわる。１０２
，１０３の同期信号は前記読み出し信号４１をカウント
することによって作られる。まだ第３図の水平同期信号
には第１図の同期信号発生回路の出力１０２が、垂直同
期信号には垂直同期信号発生回路の出力１０３が用いら
れる。
壕だ第１図の４．６％０，１１の各回路は表示デバイス
１用の垂直同期信号（Ｖｓｙｎｃｌ ）でクリアされる
、２個のビデオＲＡＭ（ＶＲＡＭ１゜ＶＲＡＭ２ ）は
第１図、７のバンク切９換え回路によシ表示デバイス用
の垂直同期信号（Ｖｓｙｎａｌ ）のタイミングで切シ
換えられる。
１用の垂直同期信号（Ｖｓｙｎｃｌ ）でクリアされる
、２個のビデオＲＡＭ（ＶＲＡＭ１゜ＶＲＡＭ２ ）は
第１図、７のバンク切９換え回路によシ表示デバイス用
の垂直同期信号（Ｖｓｙｎａｌ ）のタイミングで切シ
換えられる。
なお、上記第１図の実施例において表示デバイス１，２
のデータを直列データとして、２の直並列変換回路、１
１の並直列変換回路を設けているがデータのビット数は
本発明には何ら関係はない。
のデータを直列データとして、２の直並列変換回路、１
１の並直列変換回路を設けているがデータのビット数は
本発明には何ら関係はない。
発明の効果
以上のように、本発明によれば、きわめて簡易々回路構
成で、水平同期周波数、映像周波数の異なった複数の表
示デバイスに同じ画面を表示させる事ができ、その実用
的効果は大きい。
成で、水平同期周波数、映像周波数の異なった複数の表
示デバイスに同じ画面を表示させる事ができ、その実用
的効果は大きい。
第１図は本発明の一実施例における表示装置のブロック
図、第２図は第１図のビデオＲＡＭへの９ ページ 書き込み時のタイミングチャート、第３図は第１図のビ
デオＲＡＭからの読み出し表示デバイス２への出力のタ
イミングチャート、第４図は従来の表示装置のブロック
図である。 １・・・・・・書き込み信号発生回路、２・・・・・・
直並列変換回路、３・・・・・・書き込みアドレスカウ
ンタ、４・・・・・・読み出し信号発生回路、５・・・
・・並直列変換回路、６・・・・・・読み出し用アドレ
スカウンタ、７・・・・・・バンク切り換え回路、８・
・・・・ＶＲＡＭ１．９・・・、、ＶＲＡＭ２．１０・
・・・・同期信号発生回路。
図、第２図は第１図のビデオＲＡＭへの９ ページ 書き込み時のタイミングチャート、第３図は第１図のビ
デオＲＡＭからの読み出し表示デバイス２への出力のタ
イミングチャート、第４図は従来の表示装置のブロック
図である。 １・・・・・・書き込み信号発生回路、２・・・・・・
直並列変換回路、３・・・・・・書き込みアドレスカウ
ンタ、４・・・・・・読み出し信号発生回路、５・・・
・・並直列変換回路、６・・・・・・読み出し用アドレ
スカウンタ、７・・・・・・バンク切り換え回路、８・
・・・・ＶＲＡＭ１．９・・・、、ＶＲＡＭ２．１０・
・・・・同期信号発生回路。
Claims (1)
- 画像情報を格納する２個のビデオＲＡＭと、前記ビデオ
ＲＡＭへの書き込み信号を発生する書き込み信号発生回
路と、前記書き込み信号を入力とする、書き込み用アド
レスカウンタと、前記ビデオＲＡＭからの読み出し信号
を発生する読み出し信号発生回路と、前記読み出し信号
を入力とする読み出し用アドレスカウンタと、前記読み
出し信号を計数し、一方の表示デバイス用の同期信号を
発生する同期信号発生回路と、他方の表示デバイス用の
垂直同期信号で前記ビデオＲＡＭの一方とビデオＲＡＭ
の他方を一画面毎に書き込み用と読み出し用とに切り換
えるバンク切り換え回路とを具備し、書き込みと読み出
しのタイミングをとり、水平周波数、データ表示期間が
異なる前記表示デバイスに同時に同じ画面を表示するこ
とを可能とした表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60260059A JPS62119576A (ja) | 1985-11-20 | 1985-11-20 | 表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60260059A JPS62119576A (ja) | 1985-11-20 | 1985-11-20 | 表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62119576A true JPS62119576A (ja) | 1987-05-30 |
Family
ID=17342731
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60260059A Pending JPS62119576A (ja) | 1985-11-20 | 1985-11-20 | 表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62119576A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011095566A (ja) * | 2009-10-30 | 2011-05-12 | Yamaha Corp | 画像プロセッサの制御方法およびプログラム |
| JP4890567B2 (ja) * | 2006-02-09 | 2012-03-07 | ポール ヴルス エス．エイ． | 加圧炉のブリーダーバルブ |
| JP2012255483A (ja) * | 2011-06-08 | 2012-12-27 | Nippon Steel & Sumitomo Metal Corp | ダスト排出二重弁 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57158879A (en) * | 1981-03-27 | 1982-09-30 | Tokyo Shibaura Electric Co | Scanning converter |
| JPS595276A (ja) * | 1982-06-30 | 1984-01-12 | ビデオトロン株式会社 | コンピユ−タ画像のテレビジヨン信号変換方式 |
| JPS59214085A (ja) * | 1983-05-20 | 1984-12-03 | 株式会社東芝 | 信号変換装置 |
-
1985
- 1985-11-20 JP JP60260059A patent/JPS62119576A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57158879A (en) * | 1981-03-27 | 1982-09-30 | Tokyo Shibaura Electric Co | Scanning converter |
| JPS595276A (ja) * | 1982-06-30 | 1984-01-12 | ビデオトロン株式会社 | コンピユ−タ画像のテレビジヨン信号変換方式 |
| JPS59214085A (ja) * | 1983-05-20 | 1984-12-03 | 株式会社東芝 | 信号変換装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4890567B2 (ja) * | 2006-02-09 | 2012-03-07 | ポール ヴルス エス．エイ． | 加圧炉のブリーダーバルブ |
| JP2011095566A (ja) * | 2009-10-30 | 2011-05-12 | Yamaha Corp | 画像プロセッサの制御方法およびプログラム |
| JP2012255483A (ja) * | 2011-06-08 | 2012-12-27 | Nippon Steel & Sumitomo Metal Corp | ダスト排出二重弁 |
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