JPS62113257A - Data transfer circuit - Google Patents
Data transfer circuitInfo
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- JPS62113257A JPS62113257A JP25304785A JP25304785A JPS62113257A JP S62113257 A JPS62113257 A JP S62113257A JP 25304785 A JP25304785 A JP 25304785A JP 25304785 A JP25304785 A JP 25304785A JP S62113257 A JPS62113257 A JP S62113257A
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Abstract
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理装置のデータ転送方式に関する。[Detailed description of the invention] [Industrial application field] The present invention relates to a data transfer method for an information processing device.
清報処理装置は内部の各構成要素間で各種データの転送
を頻繁に行なう必要がある。従来方式の列を第4図に示
す。@4図では1本のシステム上に主プロセッサM P
U、メインメモリM M 、各種の入出力制御部IO
U、〜l0Un が接続され。The information processing device needs to frequently transfer various data between its internal components. A conventional column is shown in FIG. @Figure 4 shows the main processor M P on one system.
U, main memory MM, various input/output control units IO
U, ~l0Un are connected.
MPUの制御の下に種々の動作が実行される。一般に、
入出力装置との間のデータ転送はM P Uの処理オー
バヘクトを怪減し、高速の入出力装置にも追従できるよ
うにDMA(ダイレクト・メモリ・アク苓ス)方式を採
用している。ここで、−例として入出力装置l101か
らIOU、を介し。Various operations are performed under the control of the MPU. in general,
Data transfer between the input and output devices uses a DMA (direct memory access) method to significantly reduce the processing overhead of the MPU and to be able to keep up with high-speed input and output devices. Here - via the IOU from the input/output device l101, for example.
MMにデータを転送する場合は、入出力制陣回路l0C
1が1転送単位(通常データバスの幅により決まるバイ
ト又は2バイトデータ)を引取るとDMAIII脚回路
DMCが起動されDMAリクエストDRQ1を発生し、
MPUのノ(スアービタARBでバス調停試よび優先順
位制御を行い、システムバスが使用可となるとDMAア
クルツヂDACi(1を返し、IOU工のDMAサイク
ルが実行され、l0U1からMMにデータが転送される
。転送方向がMMからl0Ulの場合もl0CtからD
MCを起動し、前記と同様にバス調停を行い、DMCが
MMのアドレス、各種タイミング信号を出力し。When transferring data to MM, input/output control circuit l0C
1 receives one transfer unit (normally byte or 2-byte data determined by the width of the data bus), the DMA III leg circuit DMC is activated and generates a DMA request DRQ1,
The MPU's arbiter ARB performs bus arbitration and priority control, and when the system bus becomes available, the DMA DAC returns 1, the IOU DMA cycle is executed, and data is transferred from l0U1 to MM. .If the transfer direction is from MM to l0Ul, it is also from l0Ct to D.
The MC is activated, bus arbitration is performed in the same manner as above, and the DMC outputs the MM address and various timing signals.
MMから読出したデータをl0UIに引取りl101に
出力する。父、メモリ間データ転送が必要な場合は、M
PU内のDMCを起動しMM内のデータ転送を実行する
。この場合、システムバスの転送サイクルとしてはMM
リード2よびMMライトの2サイクル必要となる。The data read from MM is received by l0UI and output to l101. Father, if you need data transfer between memories, M
The DMC within the PU is activated and data transfer within the MM is executed. In this case, the system bus transfer cycle is MM
Two cycles of read 2 and MM write are required.
この方式の欠点は。 What are the disadvantages of this method?
■ 各入出力制御部にDMA制御回路が必要となり、ア
ービトレーション回路をも含めてノ・−ドウエアが増加
し高価格となる。(2) A DMA control circuit is required for each input/output control section, which increases the amount of hardware including the arbitration circuit, resulting in high cost.
■ DMAチャネルが増加するとバスアービトレーシl
ン回路が複雑化し、高価格となる。■ As the number of DMA channels increases, bus arbitration
The main circuit becomes complicated and expensive.
■ 従来、DMA制御回路として専用のDMA用L8I
を使用する場合が多いが、通常このLSIは2〜4チヤ
ネルの制御機能しか有して2らず、多チャネルのDMA
が必要な場合にはDMA用LSIの多段接続が必要とな
り。■ Previously, DMA L8I was dedicated as a DMA control circuit.
However, this LSI usually only has a control function for 2 to 4 channels, and is not used for multi-channel DMA.
If this is required, multi-stage connection of DMA LSIs is required.
回路が複雑化するとともに速度が低下する。As the circuit becomes more complex, the speed decreases.
■ イメージ処理1画像処理へ適用する場合。■ Image processing 1 When applying to image processing.
メモリ間転送中にデータの演算、加工が必要となる場合
があり、従来のデータ転送回路は単純なデータ転送のみ
であり、演算 加工等の付加機能は実現できない。Data calculations and processing may be required during memory-to-memory transfer, and conventional data transfer circuits can only perform simple data transfers and cannot provide additional functions such as calculation processing.
以上、従来技術の問題点を解決し、経済的なデータ転送
方式を実現するために、以下の手段を講じた。In order to solve the problems of the prior art and realize an economical data transfer method, the following measures have been taken.
■ 各入出力制御部のDMA制御回路は削除する。■Delete the DMA control circuit of each input/output control section.
■ 高速のデータ転送専用プロセッサを導入し。■ Introducing a processor dedicated to high-speed data transfer.
多チ・rンネルのデータ転送要求を集中制御するととも
に、データの演算、加工の機能を提供する。It centrally controls data transfer requests for multiple channels and provides data calculation and processing functions.
■ DMA方式を採らず高速プログラム転送方式とし回
路を削減するとともにバスの使用効率を向上させる。■ Use a high-speed program transfer method instead of the DMA method to reduce circuitry and improve bus usage efficiency.
■ 主プロセッサとの間のコマンド・パラメータの受渡
し方式として主プロセッサより常時アクセス可能なデ1
アルポートメモリ及びコントロール信号インタフェース
を用意する。■ A device that can be accessed at all times from the main processor as a method for passing command parameters to and from the main processor.
Prepare Alport memory and control signal interface.
■ データの演算、加工を効率良く実行するため2系統
のバス制御回路を有する。■ Equipped with two bus control circuits to efficiently execute data calculations and processing.
次(C本発明の一実施例について第1図〜第J図及びf
41表を参照して説明する。Next (C Figures 1 to J and f for an embodiment of the present invention)
This will be explained with reference to Table 41.
第1図は本発明の実施例のブロック図、第2図は第1図
中のMVPを示すブロック図であり、第3図は第2図中
のPUを示すフロー図である。第1図に示す実施例は、
2バス構造となっている。FIG. 1 is a block diagram of an embodiment of the present invention, FIG. 2 is a block diagram showing the MVP in FIG. 1, and FIG. 3 is a flow diagram showing the PU in FIG. 2. The embodiment shown in FIG.
It has a 2-bus structure.
転送プロセッサMVPは主プロセッサMPUとの間に専
用のコマンドインタフェース1を有し、コマンド及びリ
ザルトパラメータの受渡しを行なう。The transfer processor MVP has a dedicated command interface 1 between it and the main processor MPU, and exchanges commands and result parameters.
Aバス上にはメモIJA(AM)、各種の入出力制御部
A I O* 、 A I O2−A I On が
存在する。On the A bus, there is a memo IJA (AM) and various input/output control units AIO*, AIO2-AIOn.
同様に、Bバス上にはメモリB(BM)、各種の入出力
制御部BIO1,BIO,,,、、BIOnが存在し、
MVPはこれら各入出力制御部からの転送要求2を受付
け、MPUKより与えられるコマンドで規定される動作
モードによりAバス又はBバスを駆動しデータ転送を行
なう。Similarly, on the B bus, there are a memory B (BM) and various input/output control units BIO1, BIO,..., BIOn.
The MVP accepts the transfer request 2 from each of these input/output control units, drives the A bus or the B bus, and performs data transfer according to the operation mode defined by the command given by MPUK.
第2図に2いて、PUは高速マイクロプログラムプロセ
ッサであり、各動作モードに応じたマイクロプログラム
を格納するリード−オンリ・メモリROMとワークメモ
リI(AMと共にデータ転送制御を司る。mP−IFは
主プロセッサとのインタフェース回路であり、デエアル
ボートメモリDPMを介してコマンドの書込^、リザル
トパラメータの引取りを行なう。MPCはMP−IF’
の制御回路であり、MPUからのアドレス情報AB。2 in FIG. 2, PU is a high-speed microprogram processor, and together with read-only memory ROM and work memory I (AM) that store microprograms corresponding to each operation mode, manages data transfer control. mP-IF is This is an interface circuit with the main processor, and writes commands and receives result parameters via the dealboard memory DPM.
control circuit, and receives address information AB from the MPU.
制御信号C0NTによりDPMの制御2よびデータ転送
終了割込信号INTの発生を行なうOMPC,DPMは
専用インタフェースとしMPUから常時アクセス可能と
することにより多重チャネル制御を高速化している。P
Uはデエアルボートメモリ制御回路DPMCにより、M
PUより与えられたコマンド、パラメータの引増り及び
コマンド動作終了時のリザルトパラメータの書込みを行
なう。データ転送要求REQ、−REQnは転送要求受
付回路REQCで引取り、各要求の優先順位回路REQ
Pにより特定のRBQを選択しPUに通知する。REQ
Pは本実施例では固定優先順位回路であるが1回転優先
順位回路とすることも任意である。BU8CはA−BU
D、B−BUSのアドレス信号(A)、データ信号(D
)、コントロール信号(C)を発生出力する回路であり
。The OMPC and DPM, which control the DPM 2 and generate the data transfer end interrupt signal INT in response to the control signal C0NT, are dedicated interfaces that can be accessed at all times from the MPU, thereby increasing the speed of multi-channel control. P
U is connected to M by the dealboard memory control circuit DPMC.
Adds commands and parameters given by the PU, and writes result parameters at the end of command operation. The data transfer requests REQ, -REQn are received by the transfer request reception circuit REQC, and the priority circuit REQ of each request is
A specific RBQ is selected by P and notified to the PU. REQ
Although P is a fixed priority circuit in this embodiment, it may optionally be a one-rotation priority circuit. BU8C is A-BU
D, B-BUS address signal (A), data signal (D
), this is a circuit that generates and outputs a control signal (C).
PUの指示により動作モードに応じてA−BUS又はB
−BUSあるいはA−BUSgよびB−BUSを同時に
駆動する。A-BUS or B depending on the operation mode according to the instructions from the PU
- Drive BUS or A-BUSg and B-BUS simultaneously.
第1表に動作モード表を示す一例としてモード番号2の
場合を説明する。動作モードrA−A−OJは動作内容
に示すように、シングルバスの場合で6tl−Busの
ソースアドレス位置(SCA)、cリデータを7エツチ
し、指定の演算(OPB)を実行し、デイストネーシ田
ンアドレス(DTA)に書込むことを意味する。BOA
、OPR,DTAの値はMPUよりDPMに、コマンド
に付属するパラメータとして与えられる。このデータ転
送は3サイクルを必要とする。この転送はMVPにより
Ilo又はメモリアドレスを発生しプログラム転送を行
なうことが従来のDM人方式と異る特徴である。次に、
2バス動作の例としてモード番号11の場合を説明する
。rAB−A−OJはAバスのソースアドレスSCAと
BバスのソースアドレスSCBよりデータをフェッチし
、OPHの演算指定によりSCAの内容(SCA)とS
OBの内容(SCB)を演算し、その結果をDTAで示
されるAバスのDTAで示されるアドレスにライトする
。この場合80Aと8CBはバスが異るため同時にアブ
セスできる。従って、1転送す・rクルはSC,〜/8
CU−01)R−DT Aの3サイクルで実行され父
、モード番号10のrAA−B−OJの場合は。As an example of the operation mode table shown in Table 1, the case of mode number 2 will be explained. In the operation mode rA-A-OJ, as shown in the operation details, in the case of a single bus, the source address position (SCA) of the 6tl-Bus, the c data are etched 7 times, the specified operation (OPB) is executed, and the destination data is This means writing to the address (DTA). BOA
, OPR, and DTA are given from the MPU to the DPM as parameters attached to the command. This data transfer requires three cycles. This transfer is different from the conventional DM method in that an Ilo or memory address is generated by MVP and the program is transferred. next,
As an example of 2-bus operation, the case of mode number 11 will be explained. rAB-A-OJ fetches data from the source address SCA of the A bus and the source address SCB of the B bus, and uses the contents of SCA (SCA) and S
The contents of OB (SCB) are calculated and the result is written to the address indicated by DTA on the A bus indicated by DTA. In this case, since 80A and 8CB are on different buses, they can be accessed at the same time. Therefore, 1 transfer is SC, ~/8
CU-01) In the case of rAA-B-OJ, which is executed in 3 cycles of R-DT A and has mode number 10.
Aバスよりソース5CAIと5CA2よりデータをフェ
ッチし演算し、BバスのDTBアドレスにライトするモ
ードであり、DTBのサイクルに2いてAバスは空いて
いるため次データの8C’Atサイクルを同時に実行で
ざる。従って第2のデータ転送サイクル以降は3サイク
ルで実行し転送効率を向上している。This is a mode in which data is fetched from sources 5CAI and 5CA2 from the A bus, calculated, and written to the DTB address on the B bus.Since the A bus is empty at 2 in the DTB cycle, the next data 8C'At cycle is executed at the same time. No way. Therefore, the second data transfer cycle and subsequent cycles are executed in three cycles to improve transfer efficiency.
第3図にPUで制御する状態制御の70ウチヤートを示
す。まずMPUからイニシャライズが指示されるとMV
Pはマイクログログラムカウンタのクリヤ内部回路の初
期診断などを実行し正常であれば「コマンドステート」
に入る。コマンドステートではDPMのコマンド域をチ
ェックし。FIG. 3 shows 70 states of state control controlled by the PU. First, when initialization is instructed from the MPU, the MV
P clears the microgram counter, performs initial diagnosis of the internal circuit, and if normal, returns to "command state"
to go into. In the command state, check the DPM command area.
MPUからのコマンドの有無をチェックする。コマンド
は■動作モード、■動作チャネル番号、■アドレス、デ
ータ転送長、■演算指定を含み通常6〜8ワードから成
る。コマンド有りを検出するとノスラメータ1ワードず
つ引増り、該当チャネルのワークバッフ7にセットし、
コマンド処理中のソフト的フラグをオンとする。コマン
ドステートではコマンドパラメータは1ワード処理する
と次の転送ステートに移行する。何故ならばMVPは集
中型多重動作データ転送器であり、(I2数のチャネル
が同時動作可能である必要があるからである。Check whether there is a command from the MPU. The command usually consists of 6 to 8 words, including (1) operation mode, (2) operation channel number, (2) address, data transfer length, and (2) operation designation. When a command is detected, the Nosura meter is incremented by one word and set in the work buffer 7 of the corresponding channel.
Turns on the software flag during command processing. In the command state, when one word of the command parameter is processed, the process moves to the next transfer state. This is because the MVP is a centralized multi-operation data transfer device and requires that (I2 number of channels can be operated simultaneously).
即ち、アクティブなチャネルのデータ転送動作中も、空
きチャネルのコマンド受付が可能でなければならない。That is, it is necessary to be able to accept commands on idle channels even during data transfer operations on active channels.
残りパラメータは次のコマンドステートに移行した時に
処理される。最後のパラメータを処理すると指定チャネ
ルのREQ口を受付可能とし、コマンド処理中7ラグを
オフとし、MPUに次のコマンド受付呼を通知する。転
送ステートでは几gQの有無をチェックし、几BQnが
有りバス占有中でなければバス要求B几QftMPUに
発行しバス要求中7ラグをオンとしてリザルトステート
に移行する。転送ステートでバス獲得(BACK)
を検出すると該当チャネルのデータ転送処理に移行し1
データ転送サイクルを実行する。The remaining parameters are processed when moving to the next command state. When the last parameter is processed, the REQ port of the designated channel is made available for reception, the 7 lag during command processing is turned off, and the next command reception call is notified to the MPU. In the transfer state, the presence or absence of a bus gQ is checked, and if a bus BQn is present and the bus is not occupied, a bus request B is issued to the MPU, the 7 lag during a bus request is turned on, and the transition is made to a result state. Acquire bus in transfer state (BACK)
When detected, the process moves to data transfer processing for the corresponding channel.1
Execute a data transfer cycle.
次にリザルトステートに移行しデータ転送終了チャネル
の有無をチェックする。リザルト有りの場合は、コマン
ドステートを同様に多チャネルのREQコマンドナーチ
を高速化するため、リザルトパラメータはDPMに書込
まれ、1ワード処理すると次のコマンドステートに移行
する。リザルトパラメータとしては■終了状態(正常/
異常)。Next, it moves to the result state and checks whether there is a data transfer completed channel. If there is a result, the result parameter is written to the DPM in order to similarly speed up the multi-channel REQ command search in the command state, and when one word is processed, the command state shifts to the next command state. As a result parameter, ■Completion status (normal/
abnormal).
異常終了の内容、チャネル番号■終了時のアドレス、デ
ータ転送長がある。最後のリザルトパラメータをDPM
に書込むとMPUに対し割込を発生しコマンド終了を通
知する。特にコマンド°により高速リクエスト指定がさ
れたREQが有る場合はリザルト処理をベンディングし
、転送ステートに制御を渡し、高速入出力11ua部か
らのREQに追従可能とすることもできる。第3図に2
けるコマンド−転送−リザルトーコマンドの1ループの
実行時間はデータ転送処理時間を除いて、実行時間to
ons/1マイクロ命令穆度の高速プロセッサを使用す
れば平均0.7μs程度で実現できる。データ転送処理
時間のA−Aモードの場合は、メモリと入出力制御部の
アクセスタイムにも依存するが仮に0.8μsとすると
、1転送サイクル時間は、1.5μsとなり、最高速チ
ャネルとして約667KW/8ecbの転送能力が可能
゛である。There are contents of abnormal termination, channel number■address at the time of termination, and data transfer length. DPM the last result parameter
When written to, an interrupt is generated to the MPU to notify the end of the command. In particular, if there is an REQ with a high-speed request specified by the command °, it is possible to bend the result processing and pass control to the transfer state so that it can follow the REQ from the high-speed input/output 11ua section. 2 in Figure 3
The execution time for one loop of the command-transfer-result command is the execution time to
If a high-speed processor with ons/1 microinstruction speed is used, this can be achieved in an average of about 0.7 μs. In the case of A-A mode, the data transfer processing time depends on the access time of the memory and input/output control unit, but if it is 0.8 μs, the time for one transfer cycle is 1.5 μs, which is approximately A transfer capacity of 667KW/8ECB is possible.
以上、説明したように本発明は。 As explained above, the present invention is as follows.
(1) 高速のデータ転送専用付加プロセッサ(M
V P )を導入し、各植入出力制御部からのデータ転
送要求を集中制御すること。(1) Additional processor dedicated to high-speed data transfer (M
VP) to centrally control data transfer requests from each implant/output control unit.
(2) このMVPは主プロセッサとの間で常時アク
セス可能なデエルボートメモリインタフェースによりコ
マンドステート情報の受渡しを行なうこと。(2) This MVP must exchange command state information with the main processor through a delle port memory interface that can be accessed at all times.
(3)MVI’は複数のバスを制御する機能及びデータ
の演算加工の機能を有し、データ転送はプログラム転送
によること
の工夫を施すことにより2従来の各入出力制御部に分散
配置したDM人副制御回路バスアービトレー7ジン回路
を全<y不要とすると共に、データの演算加工や、複数
のバス間のデータ転送などの付加機能を容易に実現でき
る、低コストな集中型のデータ伝送回路を、提供できる
。(3) MVI' has the function of controlling multiple buses and the function of data calculation processing, and by devising that data transfer is by program transfer, 2. A low-cost, centralized data transmission system that eliminates the need for human sub-control circuits, bus arbitrage circuits, and easily implements additional functions such as data calculation processing and data transfer between multiple buses. We can provide the circuit.
PU・・・・・・プロセッサ、 R,OM・・・・・
・リーrオリ、fメモリ、RAM・・・・−・ワークメ
モリ、DPM・・・・・・デエアルポートメモリ+ M
PC・・・・・・主プロセッサインタフェース制両回路
、DPMe・・・・・デュアルホードメモリ制御回路、
RgQC・・・・・・データ転送要求受付回路、RFl
iQP・・・・・・データ転送要求優先順位制御回路、
BU8C・・・・・・バス制御回路、DB・・・・・・
データバス、BRQ・・・・・・バス要求信号、BAC
K・・・・・・バス許可(1,AB・・・・・・アドレ
スバス。
C0NT・・・・・・制御信号、INT・・・・・・割
込信号。
MVP・・・・・・データ転送プロセッサ、MPU・・
・・−・主プロセッサ、A、BUS・・・・・・バスA
、B−13Us・・・・−・バスB、AM・−・・・・
メモリA 、 A I O8,A IO2・・・B I
O、・−・・・・バスA上の各種入出力制御部、BM
・・・・・・メモリB、8101.BIO2・・・BI
Un・−・・・・バスB上の各仙人出刃制御IC11部
、l・・・・−・M P LJ−八IVP間の制御イン
タフェース、2・・・・・・入出力側(至)部からのデ
ータ転送要求、3・・・・・・M V PよりバスBに
入力するバス信号、4・−・・・・M V Pよりバス
人に入出力するバス信号、MPU・・・・−・主プロセ
ッサ部。
DMC・・・・・・D M A制向1回路、A几B・・
・・・・リクエスト競合制御回路、MM・・・・・・主
メモIJ、I(JU、。
l0Un・・・・・・各種入出力制御部、l0C1,I
OC。
・・・・・・入出力itt御回路、 I / D 1
、 I /Qn・・・・・・入出力装置、5−BUS
・・・・・・システムバス、 I)几Q1゜DI(Q、
−、、、、、DMA転送要求、 D A CK1. f
)ACKn・−・・・・DMA要求受付信号。
1ぼ人す1竜士内原 晋
第 2 国
茅 3 図PU... Processor, R, OM...
・Redirection, f memory, RAM...-Work memory, DPM...Dairport memory + M
PC: main processor interface control circuit, DPMe: dual hold memory control circuit,
RgQC...Data transfer request reception circuit, RFl
iQP...Data transfer request priority control circuit,
BU8C...Bus control circuit, DB...
Data bus, BRQ...Bus request signal, BAC
K... Bus permission (1, AB... Address bus. C0NT... Control signal, INT... Interrupt signal. MVP...... Data transfer processor, MPU...
--- Main processor, A, BUS --- Bus A
, B-13Us...Bus B, AM...
Memory A, A I O8, A I O2...B I
O, --- Various input/output control units on bus A, BM
...Memory B, 8101. BIO2...BI
Un... Each Sennin Deba control IC 11 section on bus B, l...-- Control interface between M P LJ-8 IVP, 2... Input/output side (to) section Data transfer request from 3...Bus signal input from MVP to bus B, 4...Bus signal input/output from MVP to bus person, MPU... -・Main processor section. DMC...D M A control 1 circuit, A control B...
...Request conflict control circuit, MM...Main memory IJ, I (JU,. l0Un...Various input/output control units, l0C1, I
O.C. ...Input/output itt control circuit, I/D 1
, I/Qn...Input/output device, 5-BUS
・・・・・・System bus, I) 几Q1゜DI(Q,
-, , , DMA transfer request, D ACK1. f
)ACKn---DMA request acceptance signal. 1 Bojinsu 1 Ryuushi Uchihara Susumu 2 Kunikaga 3 Diagram
Claims (1)
の受渡し回路及び主プロセッサのバス解放を要求する信
号、主プロセッサに割込を通知する信号を含む専用イン
タフェース回路と、主プロセッサ配下の各種入出力制御
部からの複数のデータ転送要求を受付け、その転送要求
信号間の優先順位制御回路と、単一又は複数のバスにア
ドレスデータ、データ転送制御用各種タイミング信号を
生成し制御する機能と、主プロセッサより与えられたコ
マンドにより前記専用インタフェース回路。 優先順位制御回路、制御する機能を制御し任意の入出力
制御部とメモリ間、メモリとメモリ間、入出力制御部と
入出力制御部間のデータ転送を多重に制御すると共にデ
ータの演算、加工の機能をも可能な専用プロセッサとを
有することを特徴とするデータ転送回路。[Scope of Claims] A dedicated interface circuit including a command/result exchange circuit via the main processor and shared memory, a signal requesting bus release of the main processor, a signal notifying the main processor of an interrupt, and a dedicated interface circuit under the main processor. Receives multiple data transfer requests from various input/output control units, and generates and controls the priority control circuit between the transfer request signals and address data and various timing signals for data transfer control on a single or multiple buses. The dedicated interface circuit functions and commands given by the main processor. Priority control circuit, controls the functions to be controlled, multiplexly controls data transfer between any input/output control unit and memory, between memories, and between input/output control units, and performs data calculation and processing. A data transfer circuit characterized in that it has a dedicated processor capable of performing the following functions.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25304785A JPS62113257A (en) | 1985-11-11 | 1985-11-11 | Data transfer circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25304785A JPS62113257A (en) | 1985-11-11 | 1985-11-11 | Data transfer circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62113257A true JPS62113257A (en) | 1987-05-25 |
Family
ID=17245740
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP25304785A Pending JPS62113257A (en) | 1985-11-11 | 1985-11-11 | Data transfer circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62113257A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0512991A1 (en) * | 1990-02-02 | 1992-11-19 | Auspex Systems, Inc. | High speed, flexible source/destination data burst direct memory access controller |
-
1985
- 1985-11-11 JP JP25304785A patent/JPS62113257A/en active Pending
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