JPS62112270A - アドレスデータ検出装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明はコンピュータの外部記憶装置として用いられる
メモリ装置に係り、特に光ディスク等のビット誤り率が
高い記録媒体に適したアドレスデータ構成方法及びその
検出装置に関する。

〔発明の背景〕

コンピュータの外部記憶装置として従来より用いられて
いる磁気ディスク装置においては、セクタと呼ばれるデ
ータブロック単位にデータ書き込みおよび読み出しが行
なわれるため、各セクタの先頭にそのセクタを特定する
７１−レスデータを書き込む領域を設け、ディスクの初
期状態時にこのアドレスデータのみを書き込んでおき、
その後のセクタのアクセスにおいてはアドレスデータを
読み取ることによりセクタを特定する方式が広く用いら
れている（インターフェイス１９８４−５　、　Ｎａ　
８４　、　　ｒハードディスク装置とコントローラＪ、
ＣＱ出版）。

このような方式においては、ユーザデータ部には誤りが
発生しなくとも、アドレスデータ部に誤りが発生してア
ドレス値が読み取れなくなってしまうと、そのセクタ全
体が使用不可能となってしまうため、ディスク上のビッ
ト誤り率を低くシ、信頼性を高めることが必要である。

一方、従来の磁気ディスクに比較して高密度記録が可能
な光デイスクメモリ装置においても、磁気ディスクと同
様の機能が要求されるため、やはり各セクタの先頭にア
ドレスデータを書き込む方式が採用されている（日経エ
レクトロニクス１９８３．１１．２１．コード情報の記
録が可能になった大容量光ディスク・ファイル装置）。

しかしながら、従来の磁気ディスクと光ディスクのビッ
ト誤り率を比較すると前者が１０−”以下であるのに対
し光ディスクは１０−５〜１０−’程度と悪いため、光
デイスク装置においては、ユーザデータ部に従来の磁気
ディスクに使用されていたＦＣＣ（誤り訂正符号）より
強力なＥＣＣを付加して、最終的なビット誤り率の改善
を計っている。ところが、アドレスデータ部に関しては
ビット長が短いため有効なＦＣＣの付加が難しいので、
ディスク製造時にプリフォーマットされるアドレスデー
タをすべて読取検査を行ない誤りがないことを確認した
後出荷する方法がとら九でいる。

しかし、この方法はディスクの価格上昇の一因となって
おり、また出荷後のごみや傷による誤りに対しては有効
な対応手段を有していないという問題があった。

〔発明の目的〕

本発明の目的は、前記した従来技術の問題を解決し、ア
ドレスデータの誤りによりアドレスデータの検出が不可
能となり、このために生じる使用不可能なセクタの発生
を低減するアドレスデータ構成方法及びその検出装置を
提供することにある。

〔発明の概要〕

本発明の特徴は、アドレスデータを、それに係わる同期
信号や誤り検出符号を含めて二重に記録するようにした
点、および読取時に、二個の同期信号とアドレスデータ
、誤り検出符号とを組み合わせて二個の誤り検出回路で
並行して検出することによりアドレスデータの検出不能
発生数を低減するようにした点にある。

〔発明の実施例〕

以下に、本発明の一実施例を図により説明する。第２図
は１本発明を光デイスク装置に採用した場合のシステム
ブロック図である。

同図において、１は、ディスク上のデータ読取りあるい
はディスク上にデータの書込みを行なう光ピツクアップ
、２は光ピツクアップ１の出力を増幅するヘッドアンプ
、３はヘッドアンプ２の出力のディジタルレベル信号へ
の変換とデータに同期したクロック再生を行なうデータ
セパレータ回路、４は本発明によるアドレス信号検出回
路、５は、データ書込回路、６はデータ読取回路、７は
コントロール回路、８はホストコンピュータ、２０はア
ドレスラッチである。

このような光デイスク装置は、ホストコンピュータ８か
ら入力されるデータをディスク上に書き込み、また必要
に応じてディスクからデータを読み出してホストコンピ
ュータ８に出力する。

ディスク上のデータ形態は第３図に示すようにセクタと
呼ばれるデータブロックに区分されている。各セクタ内
は、セクタ固有の値を示すアドレス値があらかじめ記録
されているアドレスデータ部（プリフォーマット部）９
、後からデータを書き込むデータ部（追記部）１０とに
より構Ｊ戊されている。同図において、１０ａはすでに
データが追記されているデータ部であり、１０ｂはいま
だ追記されていないデータ部である。

アドレスデータ部９の構成の一例を第１図に示す。同図
において、１１はアドレスデータ部の先頭すなわちセク
タの先頭を示すセクタマーク（ＳＭ）、１２は後続する
データにクロック再生部のクロックを同期させるための
引込信号（ＶＦＯ）、１３及び１３′は本発明に係る２
個の同期信号（ＳＴＮＣＩ、５ＴＮＣ２）、１４．１４
’は同じく２個のアフトレス信号（ＩＤ）、１５．１５
’は誤り検出符号（ＣＲＣ）である。なお、５０，５１
，５２．５３はそれぞれ後述される再生信号、クロック
、アドレス信号、正誤信号である。

アドレス信号の与え方の一般的な例としては、ディスク
をその径方向に分割してこれをトラックと呼び、この１
トラツク内を所定の数に分割してセクタとする方法がと
られる。したがってセクタを指定するためにはトラック
番号とセクタ番号の組み合わせにより行なわれる。

コンピュータに接続され、その外部記憶装置として使用
される場合には、セクタ単位の書き込み、読み出しを行
なえることが要求されるので、アドレス信号が正しく検
出されることが重要である。したがって、第１図に示す
ように、アドレスデータを同期信号や誤り検出符号と共
に二度記録することにより１両者が同時に誤ってアドレ
スデータが検出できなくなる確率は、一度しか記録され
ずにこれが誤ってアドレスデータが検出できなくなる確
率より小さくなるのでアドレス検出不可能となるセクタ
の数を減少させることができる。

第４図に、第２図に示したアドレス信号検出回路４の具
体的な構成図を示す。

同図において、４１は第１の同期信号１３を検出するた
めの第１の同期検出回路、４２は第２の同期信号１３′
を検出するための第２の同期検出回路、４３は光ディス
クへの記録に適するように変調された信号を元にもどす
復調回路。

４４はアドレス信号１４　（１４’　）と誤り検出符号
１５　（１５’　）とを入力とする第１の誤り検出回路
、４５は同じく第２の誤り検出回路、４６は第１および
第２の誤り検出回路４４゜４５の誤り判定結果５７．６
０から検出アドレスデータの正誤信号５３と後述する切
換回路の切換信号５４を出力するデコーダ回路、４７は
アドレスデータを保持する第１のレジスタ、４８は同様
の第２のレジスタ、４９は第１および第２のレジスタ４
７．４８に保持されたデータを選択して後続の回路へ出
力する切換回路である。

また同図において５０は光ディスクからの再生信号、５
１はこれに同期したクロック信号。

５２は検出されたアドレス信号、５３はこのアドレス信
号の正誤信号、５４は切換信号である。

また、５７および６０はそれぞれ第１および第２の誤り
検出回路４４．４５の検出結果を表わす信号であり、そ
の詳細は後述する。ここに。

デコーダ回路４６としては、例えば第６図に示されてい
るような回路を用いることができる。

次に本回路の動作を第５図のタイムチャートにより説明
する。再生信号５ｏ及び再生クロツタ５１により第１の
同期検出回路４１で５ＹＮＣ］が検出されると、この検
出信号５４　（第５図参照）は第１の誤り検出回路４４
に供給される。該誤り検出回路４４はこの信号５４を基
準として第１のＩＤ部１４の誤り検出を行なう。

信号５６はその動作ブロックである。

その結果データが正しければ、第１の誤り検出回路４４
から出力される検出結果（５７）が１７１、　ｎとなり
データラッチパルス（５８）が出現してアドレスデータ
を第１のレジスタ４７に保持する。これは、例えば検出
結果５７を微分回路に入力し、微分出力の正のパルスの
みを抽出し、これを第１のレジスタ４７のラッチパルス
５８とすることにより、実現することができる。また、
データが誤っていた場合には検出結果（５７）が１１０
　＋＋となり、データランチパルス（５８）は出現しな
いので、このときのアドレスデータはレジスタ４７には
保持されない。

この動作は第２の同期検出回路４２における５ＹＮＣ２
検出信号（５５）に対しても同様に行なわれる。

したがって、第１のレジスタ４７には２個のアドレスデ
ータのうち正しく検出された方のデータが保持され１両
方とも正しく検出された場合は第２のデータが保持され
る。一方、両方とも正しく検出されなかった場合には、
このセクタの検出を開始する以前から保持されていたデ
ータがそのまま保持される。

一方、第２の誤り検出回路４５においては、５ＹＮＣＩ
検出信号（５４）が入力されるとこれを基準として検出
クロック（５９）により第２のアドレス信号の誤り検出
を行ない、その結果データが正しければ検出結果（６０
）が′″１″となりデータラッチパルス（６１）が出現
して第２のアドレスデータがレジスタ４８に保持される
。また結果が誤りであれば検出結果（６０）がＯ″とな
りデータラッチ（６１）は出現せずアドレスデータは保
持されない。すなわち５ＹＮＣ２を使用せずに５ＹＮＣ
Ｉを用いて第２のアドレスデータを検出するため、５Ｙ
ＮＣ２に誤りが生じて未検出となっても第２のアドレス
データの検出が可能となる。

デコーダ４６はこれら２個の誤り検出回路４４．４５の
判定結果５７．６０により最終的なアドレスデータの正
誤の判定とレジスタ４７と４８の選択を行なう。すなわ
ち、第１の誤り検出回路４４において第１あるいは第２
のデータアドレスのどちらか一方が正しいときあるいは
両方が正しいときはアドレス正誤信号５３は「正」の信
号を出力し、切換回路４９は第１のレジスタ４７に保持
されたデータを出力する。

また、第１の誤り検出回路４４における両方のアドレス
データが誤りであるが、第２の誤り検出回路４５におい
てアドレスデータが正しく検出されていれば、アドレス
正誤信号５３は「正Ｊの信号を出力し、切換回路４９は
第２のレジスタ４８に保持されたデータを出方する。

さらに、全ての検出結果が誤りとなった場合にはアドレ
ス正誤信号５３は「誤」の信号を出力する。このときに
はアドレスデータ５２は意味を持たない。

このように、本発明によれば、第１の同期信号、アドレ
スデータ、誤り検出符号のいずれかに誤りが生じて第１
のアドレスデータの検出ができなくとも、第２のアドレ
スデータを検出でき、第２の同期信号、アドレスデータ
、誤り検出符号のいずれかに誤りが生じて第２のアドレ
スデータの検出ができなくとも第１のアドレスデータを
検出でき、さらに第１の誤り検出符号と第２の同期信号
の境界点で誤りが発生し第１のアドレスデータが誤りと
なりかっ、第２の同期信号が検出できなくとも第１の同
期信号をもとにして第２のアドレスデータを検出するこ
とができる。

本発明においてアドレスデータが検出できなくなる場合
は第１および第２のデータ中においてそれぞれが同時に
誤った場合であるが、このような状況の発生確率は光デ
ィスクの誤り発生確率から考えると非常に小さく、はと
んどがいずれか１個の誤りであるため、本発明によれば
アドレスデータの未検出セクタ数を大幅に低減すること
ができる。

なお５本実施例に述べた第１の同期信号及び第２の同期
信号においては両者は異なったパターンでも同一のパタ
ーンでもよい。同一のパターンとすれば同期検出回路４
１．４２の共用が可能となるかわりに第１の同期信号と
第２の同期信号とを区別するタイムゲート信号が必要と
なるが、本発明の効果には影響を与えない。

〔発明の効果〕 本発明によれば、二重に書かれたアドレスデータの一方
の一部に誤りが生じて正しく検出できなくとも他方のア
ドレスデータにより正しく検出できるので、アドレス検
出不能セクタの発生を低減させる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のアドレスデータ部の構成を
示す図、第２図は第１図のアドレス検出回路を使用した
光デイスク装置のブロック図、第３図は本発明による光
デイスク装置のセクタ構成を示す図、第４図は本発明の
アドレス検出回路の一実施例のブロック図、第５図は第
１３．１３’・−・第１、第２の同期信号、１４゜１４
′・・・第１、第２のアドレス信号、１５゜１５′・・
・第１、第２の誤り検出符号、４１・・・第１の同期信
号検出回路、４２・・・第２の同期信号検出回路、４４
−・・第１の誤り検出回路、４５・・・第２の誤り検出
回路、４６・・・デコーダ、４７・・・第１のデータレ
ジスタ、４８・・・第２のデータレジスタ、４９・・・
切換回路。

Claims (4)

【特許請求の範囲】
1. （１）記録されるデータを所定のデータ数ごとのブロッ
   クに分割し、各ブロックを特定するためのアドレスデー
   タを付加して記録されるメモリ装置のセクタのアドレス
   データ構成方法であって、第１の同期信号と第１のアド
   レスデータと第１の誤り検出符号より構成される第１の
   アドレスデータブロックと、第２の同期信号と第１のア
   ドレスデータと同一の内容の第２のアドレスデータと、
   第１の誤り検出符号と同一の内容を有する第２の誤り検
   出符号より構成される第２のアドレスデータブロックと
   を時系列に記録させたことを特徴とするアドレスデータ
   構成方法。
2. （２）前記第１および第２の同期信号が同じパターンで
   あることを特徴とする前記特許請求の範囲第１項記載の
   アドレスデータ構成方法。
3. （３）前記第１および第２の同期信号が異なるパターン
   であることを特徴とする前記特許請求の範囲第１項記載
   のアドレスデータ構成方法。
4. （４）前記第１の同期信号を検出する第１の同期検出回
   路と、第２の同期信号を検出する第２の同期検出回路と
   、該第１の同期検出回路の検出信号により第１のアドレ
   スデータと第１の誤り検出符号とを用いて第１のアドレ
   スデータの誤り検出を行ない、該第２の同期検出回路の
   検出信号により第２のアドレスデータと第２の誤り検出
   符号とを用いて第２のアドレスデータの誤り検出を行な
   う第１の誤り検出回路と、該第１の同期検出回路の検出
   信号により第２のアドレスデータと第２の誤り検出符号
   とを用いて第２のアドレスデータの誤り検出を行なう第
   ２の誤り検出回路と、該第１の誤り検出回路において第
   １のアドレスデータが正しいと判定された時に第１のア
   ドレスデータを保持し、該第１の誤り検出回路において
   第２のアドレスデータが正しいと判定された時に第２の
   アドレスデータを保持する第１のデータレジスタと、該
   第２の誤り検出回路において第２のアドレスデータが正
   しいと判定された時に第２のアドレスデータを保持する
   第２のデータレジスタと、該第１のデータレジスタと該
   第２のデータレジスタの保持データのうち正しいデータ
   を選択するデータ切換装置とを具備したことを特徴とす
   るアドレスデータ検出装置。