JPS62103744A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS62103744A JPS62103744A JP60244339A JP24433985A JPS62103744A JP S62103744 A JPS62103744 A JP S62103744A JP 60244339 A JP60244339 A JP 60244339A JP 24433985 A JP24433985 A JP 24433985A JP S62103744 A JPS62103744 A JP S62103744A
- Authority
- JP
- Japan
- Prior art keywords
- data
- fuse
- address
- period
- during
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Storage Device Security (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体記憶装置に関するもので、特に記憶内容
の保睡に使われるものである。
の保睡に使われるものである。
従来、半導体メモリは汎用品でアシ、正規のタイミング
信号を入力することで誰でも使用することができた。反
面、マスクＲＯＭのようにデータが固定されていて、企
業にとって外部に出ては困るようなものでも、外部の人
間が容易に中のデータをアクセスすることができる。
信号を入力することで誰でも使用することができた。反
面、マスクＲＯＭのようにデータが固定されていて、企
業にとって外部に出ては困るようなものでも、外部の人
間が容易に中のデータをアクセスすることができる。
フロッピーディスク等では、ライトデータの７オーマツ
トを変えるとか、ディスクに故意に傷をつけ、特定のオ
イレーティングシステムでのみ利用できるような保護の
手段があるが、半導体メモリには、外部の人間のアクセ
スを拒絶する方法がなかった。
トを変えるとか、ディスクに故意に傷をつけ、特定のオ
イレーティングシステムでのみ利用できるような保護の
手段があるが、半導体メモリには、外部の人間のアクセ
スを拒絶する方法がなかった。
本発明は上記実情に鑑みてなされたもので、メモリに記
憶されている内容が外部に漏れることを防ぐため、ある
特定のステップを踏まないと素子がイネーブル（動作可
能状態）にならない半導体記憶装置を提供しようとする
ものである。
憶されている内容が外部に漏れることを防ぐため、ある
特定のステップを踏まないと素子がイネーブル（動作可
能状態）にならない半導体記憶装置を提供しようとする
ものである。
本発明は、ある番地データの入力に先立ち、ヒユーズま
たはマスク等で予め決められた番地データを入力するこ
とでチップをイネーブルとし、引き続き入力される番地
データを正規入力とし、データのアクセスまたはライト
（書き込み）がイネーブルになるようにしたものである
。
たはマスク等で予め決められた番地データを入力するこ
とでチップをイネーブルとし、引き続き入力される番地
データを正規入力とし、データのアクセスまたはライト
（書き込み）がイネーブルになるようにしたものである
。
以下図面を参照して本発明の一実施例を説明する。第１
図は同実施例の回路図であり、１はメモリ、２はアドレ
ス入力Ａとヒユーズでプログラムされたデータと比較す
る比較器、３はイネーブル信号を２ツチする７リツグ７
０ツグ、４はアドレスをチップ内部に伝えるダート（３
ステートバツフア）、５はプログラムのためのヒユーズ
、６はプルダウン抵抗、Ｅは電源、ＣＥはチップイネー
ブル信号である。
図は同実施例の回路図であり、１はメモリ、２はアドレ
ス入力Ａとヒユーズでプログラムされたデータと比較す
る比較器、３はイネーブル信号を２ツチする７リツグ７
０ツグ、４はアドレスをチップ内部に伝えるダート（３
ステートバツフア）、５はプログラムのためのヒユーズ
、６はプルダウン抵抗、Ｅは電源、ＣＥはチップイネー
ブル信号である。
第２図で示されるタイミングチャートで、ＴＫの期間に
入力されたアドレスデータＡＩｃとヒユーズデータの比
較結果を、信号ＣＥの立ち下がシクロツクで７リツプフ
ロツプ３にラッテし、比較器２での比較結果が一致した
ときだけ３ステートバツフア４がイネーブルになり、Ｔ
ｐの期間に正規のアクセスが行なわれる。
入力されたアドレスデータＡＩｃとヒユーズデータの比
較結果を、信号ＣＥの立ち下がシクロツクで７リツプフ
ロツプ３にラッテし、比較器２での比較結果が一致した
ときだけ３ステートバツフア４がイネーブルになり、Ｔ
ｐの期間に正規のアクセスが行なわれる。
ＴＫの期間のアドレス入力Ａよとヒユーズデータが不一
致の場合はバッファ４がイネーブルにならず、ＡＰの番
地のアクセスができないものである。
致の場合はバッファ４がイネーブルにならず、ＡＰの番
地のアクセスができないものである。
ヒユーズ５のプログラムの方法は、レーザによる溶断等
で容易に実現できるものである。
で容易に実現できるものである。
以上説明した如く本発明によれば、当事者以外アクセス
不可能なメモリを構成できる。これによりＲＡＭの場合
なら、システム暴走時ＲＡＭ内容の破壊を防ぐことがで
き、またＲＯＭならデータの漏洩を防げるものである。
不可能なメモリを構成できる。これによりＲＡＭの場合
なら、システム暴走時ＲＡＭ内容の破壊を防ぐことがで
き、またＲＯＭならデータの漏洩を防げるものである。
第１図は本発明の一実施例を示す回路図、第２図は同回
路の動作を示すタイミングチャートでおる。 １・・・メモリ、２・・・比較器、３・・・７リツプフ
ロツゾ、４・・・ダート、５・・・ヒユーズ、６・・・
プルダウン抵抗。
路の動作を示すタイミングチャートでおる。 １・・・メモリ、２・・・比較器、３・・・７リツプフ
ロツゾ、４・・・ダート、５・・・ヒユーズ、６・・・
プルダウン抵抗。
Claims (1)
- 番地入力に先立ち、ある特定番地の入力とプログラムデ
ータとを比較する手段と、その比較が成立したらデータ
の書き込みまたはデータの読み出しをイネーブルにする
手段とを具備したことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60244339A JPS62103744A (ja) | 1985-10-31 | 1985-10-31 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60244339A JPS62103744A (ja) | 1985-10-31 | 1985-10-31 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62103744A true JPS62103744A (ja) | 1987-05-14 |
Family
ID=17117235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60244339A Pending JPS62103744A (ja) | 1985-10-31 | 1985-10-31 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62103744A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03216752A (ja) * | 1990-01-22 | 1991-09-24 | Nec Corp | 集積回路 |
-
1985
- 1985-10-31 JP JP60244339A patent/JPS62103744A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03216752A (ja) * | 1990-01-22 | 1991-09-24 | Nec Corp | 集積回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0361525A3 (en) | Single chip microcomputer | |
| KR970016917A (ko) | 대용량 저장장치 구성 레코드들을 갱신하기 위한 방법 및 시스템 | |
| KR890015137A (ko) | 입출력 제어 시스템 | |
| JPS62103744A (ja) | 半導体記憶装置 | |
| JPS5995660A (ja) | デ−タ処理装置 | |
| JPH04139552A (ja) | メモリカード | |
| JPH0683488A (ja) | リセット制御回路 | |
| JPS61156596A (ja) | 半導体記憶装置 | |
| US6820270B1 (en) | Programming device | |
| JPS63239544A (ja) | メモリ保護回路 | |
| JPS6275992A (ja) | Ｒａｍクリア回路 | |
| JPH0336644A (ja) | メモリ制御方式 | |
| JPS60235258A (ja) | 複製不能読み出し専用記憶装置 | |
| JPS6350733B2 (ja) | ||
| JPS62256148A (ja) | 読出し専用メモリ集積回路 | |
| KR870003510A (ko) | 메모리 접속상태 검출회로 | |
| JPH0140433B2 (ja) | ||
| JPS6134650A (ja) | 記憶装置 | |
| JPS6091464A (ja) | マイクロコンピユ−タ | |
| JPS62154286A (ja) | 書き替え可能メモリに対するライト・アクセス方式 | |
| JPH04105298A (ja) | 半導体メモリ集積回路 | |
| JPS6170646A (ja) | 無効デ−タ検出方式 | |
| JPH01105389A (ja) | データラッチ回路 | |
| JPS6273349A (ja) | 半導体記憶装置 | |
| JPH0223436A (ja) | ダンプ起動方式 |