JPS62103146A - Printer head control circuit - Google Patents
Printer head control circuitInfo
- Publication number
- JPS62103146A JPS62103146A JP60243232A JP24323285A JPS62103146A JP S62103146 A JPS62103146 A JP S62103146A JP 60243232 A JP60243232 A JP 60243232A JP 24323285 A JP24323285 A JP 24323285A JP S62103146 A JPS62103146 A JP S62103146A
- Authority
- JP
- Japan
- Prior art keywords
- block
- blocks
- head
- coloring
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、前歴制御を行うプリンターに用いることが出
来るプリンターヘッド制御回路に関するものである。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a printer head control circuit that can be used in a printer that performs previous history control.
従来の技術
前歴制御を行う場合、１ライン分のドツト数に対応する
データ量を短い時間にヘッドへ転送する必要があるため
、従来、例えば第３図に示すよう８燦喰９Ｊ−うで１４
今−
第３図において、１１はヘッドユニット、１２はヘッド
、１３はドライバ回路、１４はラッチ回路、１６はシフ
トレジスタ、１６は１ラインに対する発色許可信号、１
７はシフトレジスタ１５のクロック、１８は描画データ
線であり、シフトレジスタ１６に１ライン分の描画デー
タが転送されランチ回路１４にデータが保持された後、
発色許可信号１６がアクティブとなり１ライン描画され
る。Conventional technology When performing control, it is necessary to transfer the amount of data corresponding to the number of dots for one line to the head in a short period of time.
In FIG. 3, 11 is a head unit, 12 is a head, 13 is a driver circuit, 14 is a latch circuit, 16 is a shift register, 16 is a color development permission signal for one line, 1
7 is a clock for the shift register 15, and 18 is a drawing data line. After one line of drawing data is transferred to the shift register 16 and the data is held in the launch circuit 14,
The color development permission signal 16 becomes active and one line is drawn.
１ラインの発色許可信号１６がアクティブである間に、
ヘッドの１ライン分のデータを入れ替えることにより前
歴制御を行うが、描画データ線１８を複数本で構成する
ことによって、短時間でのデータの入れ替えを可能とし
ていた。While the color development permission signal 16 of one line is active,
Previous history control is performed by exchanging data for one line of the head, and by configuring a plurality of drawing data lines 18, it is possible to exchange data in a short time.
発明が解決しようとする問題点
従来のような構成では、ヘッドユニットとヘッド制御部
間の信号線が多くなり、コネクタ部が繁雑になるという
問題点があった。Problems to be Solved by the Invention In the conventional configuration, there is a problem in that the number of signal lines between the head unit and the head control section increases, and the connector section becomes complicated.
本発明はこのような問題点を解決するもので、ライン周
期を伸ばすことなくコネクタ部の信号線数を減少させる
プリンターヘッド制御回路を提供この問題点を解決する
ために本発明は、プリンターヘッド、ドライバ回路、ラ
ッチ回路、シフトレジスタからなるプリンターヘッドユ
ニットを複数個のブロックに分割し、各々のブロックに
対し発色許可信号を出力し、１ブロック分の描画データ
線を各ブロック共通としたものである。The present invention solves these problems by providing a printer head control circuit that reduces the number of signal lines in the connector without increasing the line cycle. A printer head unit consisting of a driver circuit, a latch circuit, and a shift register is divided into multiple blocks, a coloring permission signal is output to each block, and one block's worth of drawing data lines are common to each block. .
作用
この構成により、ヘッドをＮブロックに分割した場合、
ヘッドとヘッド制御部間のデータ線数がＮ分の１となる
。Effect: With this configuration, when the head is divided into N blocks,
The number of data lines between the head and the head control section is reduced to 1/N.
実施例
第１図は本発明の一実施例におけるプリンターヘッド制
御回路のブロック図である。この実施例の場合、ヘッド
ユニットは４つのブロックに分割されており、第１図に
おいて、１は第１゛ブロツク、・２は第４ブロツク（第
２．第３ブロツクについては省略しているが第１．第４
ブロツクと同様である）、３はヘッド、４はドライバ回
路、６はラッチ回路、６はシフトレジスタ、７は第１ブ
ロツクに対する発色許可信号、８は第４ブロツクに対す
る発色許可信号、９はシフトレジスタ６のクロック、１
０は描画データ線である。Embodiment FIG. 1 is a block diagram of a printer head control circuit in an embodiment of the present invention. In the case of this embodiment, the head unit is divided into four blocks, and in FIG. 1, 1 is the first block, 2 is the fourth block (the second and third blocks are omitted, but 1st.4th
3 is a head, 4 is a driver circuit, 6 is a latch circuit, 6 is a shift register, 7 is a coloring enable signal for the first block, 8 is a coloring enable signal for the fourth block, 9 is a shift register 6 clocks, 1
0 is a drawing data line.
以上のように構成された本実施例のプリンターヘッド制
御回路について以下その動作を説明する。The operation of the printer head control circuit of this embodiment configured as described above will be described below.
まず第１ブロツク１へ描画データが転送され、ラッチ回
路６にラッチされた後、第１ブロツク１に対する発色許
可信号７がアクティブになり、１ブロック分の描画が行
われる。同様にして第２〜４ブロツクの描画が行われ′
ライン分の描画が完了する。ここで例えば第１ブロツク
１に描画データが転送された時、描画データ線１０は第
１〜第４全てのブロックに共通に接続されているから第
２〜４ブロツクにも同じデータが転送されることになる
。しかし、この時点で４本の発色許可信号のうちアクテ
ィブになるものは、第１ブロツク１に対する発色許可信
号７だけであるため描画されるのは第１ブロツク１のデ
ータだけとなる。First, the drawing data is transferred to the first block 1 and latched by the latch circuit 6, and then the color development permission signal 7 for the first block 1 becomes active, and drawing for one block is performed. The second to fourth blocks are drawn in the same way.
Drawing of the line is completed. For example, when drawing data is transferred to the first block 1, the same data is also transferred to the second to fourth blocks since the drawing data line 10 is commonly connected to all blocks 1 to 4. It turns out. However, at this point, only the coloring permission signal 7 for the first block 1 is active among the four coloring permission signals, so only the data of the first block 1 is drawn.
次に、本発明の構成と従来の構成とがライン周期の点に
関して同等であることを説明する。第２図は１ライン分
の描画について、従来の場合と本発明の本実施例の場合
を比較したタイミングチャートであり、２１は第３図（
従来例）のシフトレジスタのクロック１７のタイミング
、２２は同図における１ラインに対する発色許可信号１
６のタイミング、２３は第１図（本発明の実施例）にお
けるシフトレジスタのクロック９のタイミング、２４〜
２７はそれぞれ同図における第１ブロツクのヘッドに対
する発色許可信号７〜第４ブロツクのヘッドに対する発
色許可信号８のタイミング、２８は第３図（従来例）に
おけるラッチ回路１４に１ライン分のデータをラッチす
るタイミング、２９〜３２はそれぞれ第１図（本発明の
実施例）におけるラッチ回路６に第１〜第４ブロツクの
データをラッチするタイミングである。本発明の場合、
例えばラッチのタイミング２９で第１ブロツク１のデー
タをラッチ回路６にラッチした時点で、第２ブロツク用
のデータをシフトレジスタ６に取り込むことが出来る。Next, it will be explained that the configuration of the present invention and the conventional configuration are equivalent in terms of line period. FIG. 2 is a timing chart comparing the conventional case and the case of this embodiment of the present invention regarding drawing for one line, and 21 is a timing chart shown in FIG.
22 is the timing of the clock 17 of the shift register in the conventional example), and 22 is the color development permission signal 1 for one line in the same figure.
6, 23 is the timing of the shift register clock 9 in FIG. 1 (embodiment of the present invention), and 24-
Reference numerals 27 denote the timings of the coloring permission signal 7 for the head of the first block to the coloring permission signal 8 for the head of the fourth block in the figure, and 28 denotes the timing of one line of data to the latch circuit 14 in FIG. 3 (conventional example). Latch timings 29 to 32 are timings at which the data of the first to fourth blocks are latched into the latch circuit 6 in FIG. 1 (embodiment of the present invention), respectively. In the case of the present invention,
For example, when the data of the first block 1 is latched into the latch circuit 6 at latch timing 29, the data for the second block can be taken into the shift register 6.
以下同様にして第４ブロツクまでの描画が行われるため
、ライン周期は従来例の場合と等しくなる。Thereafter, drawing up to the fourth block is performed in the same manner, so that the line period is equal to that of the conventional example.
発明の効果
以上のように本発明によれば、ヘッドユニットを複数個
のブロックに分割し、各々のブロックに対し発色許可信
号を出力し、かつ１ブロック分の描画データ線を各ブロ
ック共通とした構成とすることにより、ライン周期を伸
ばすことなくヘッドユニットとヘッド制御部間の信号線
を減少させることが出来るという効果が得られる。Effects of the Invention As described above, according to the present invention, the head unit is divided into a plurality of blocks, a color development permission signal is output to each block, and the drawing data line for one block is made common to each block. With this configuration, it is possible to reduce the number of signal lines between the head unit and the head control section without increasing the line period.
第１図は本発明の一実施例によるプリンターヘッド制御
回路のブロック図、第２図は従来の回路と本発明の回路
における１ライン分描画時のタイミングチャート、第３
図は従来のプリンターヘッド制御回路のブロック図であ
る。
１・・・・・・ヘッドユニットの第１ブロツク、２・・
・・・・ヘッドユニットの第４ブロツク、３・・・・・
・ヘッド、４・・・・・・ドライバ回路、６・・・・・
・ラッチ回路、６・・・・・・シフトレジスタ、７・・
・・・・第１ブロツクに対する発免許可信号、８・・・
・・・第４ブロツクに対する発色許可信号、１０・・・
・・・描画データ線。FIG. 1 is a block diagram of a printer head control circuit according to an embodiment of the present invention, FIG. 2 is a timing chart when drawing one line in the conventional circuit and the circuit of the present invention, and FIG.
The figure is a block diagram of a conventional printer head control circuit. 1...First block of the head unit, 2...
...Fourth block of the head unit, 3...
・Head, 4...Driver circuit, 6...
・Latch circuit, 6...Shift register, 7...
...Issuance permission signal for the first block, 8...
...Color development permission signal for the fourth block, 10...
...Drawing data line.
Claims (1)
レジスタからなるプリンターヘッドユニットを複数個の
ブロックに分割し、各々のブロックに対し発色許可信号
も出力し、かつ１ブロック分の描画データ線を各ブロッ
ク共通としたプリンターヘッド制御回路。The printer head unit consisting of the printer head, driver circuit, latch circuit, and shift register is divided into multiple blocks, and a coloring enable signal is also output to each block, and one block's worth of drawing data lines are shared in common with each block. Printer head control circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60243232A JPS62103146A (en) | 1985-10-30 | 1985-10-30 | Printer head control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60243232A JPS62103146A (en) | 1985-10-30 | 1985-10-30 | Printer head control circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62103146A true JPS62103146A (en) | 1987-05-13 |
Family
ID=17100800
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60243232A Pending JPS62103146A (en) | 1985-10-30 | 1985-10-30 | Printer head control circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62103146A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005052769A1 (en) * | 2003-11-28 | 2005-06-09 | Matsushita Electric Industrial Co.,Ltd. | Data processing device |
-
1985
- 1985-10-30 JP JP60243232A patent/JPS62103146A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005052769A1 (en) * | 2003-11-28 | 2005-06-09 | Matsushita Electric Industrial Co.,Ltd. | Data processing device |
| US7788487B2 (en) | 2003-11-28 | 2010-08-31 | Panasonic Corporation | Data processing apparatus |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6314394A (en) | Memory device | |
| JPS62103146A (en) | Printer head control circuit | |
| JPS6242306B2 (en) | ||
| JPS6443894A (en) | Semiconductor memory | |
| JPS62146064A (en) | Multi-port memory | |
| EP0070458A2 (en) | Single chip microcomputer | |
| JPH0748664B2 (en) | Serial-parallel converter | |
| JP2504615B2 (en) | Signal transmission timing control system | |
| JPH0331564Y2 (en) | ||
| SU1254496A1 (en) | Device for entering start information | |
| JP2521535B2 (en) | Data transfer circuit | |
| JPS6316329A (en) | Data sending circuit for arithmetic unit | |
| JP2600170B2 (en) | Display control method | |
| JPS6253493U (en) | ||
| JP2595707B2 (en) | Memory device | |
| SU1173418A1 (en) | Data in-out | |
| JP2508322B2 (en) | Serial I / O circuit built-in micro computer | |
| SU1195364A1 (en) | Microprocessor | |
| JPS61167268A (en) | Driver ic for thermal head | |
| JPS60162325A (en) | Multiplex control circuit | |
| JPS6240855U (en) | ||
| JPH02151453A (en) | Thermal head driving circuit equipped with heat history control function | |
| JPS62282352A (en) | Bus access controller | |
| JPS61262870A (en) | Bus controlling system | |
| JPS61251951A (en) | System for controlling data transfer speed |