JPS61878A

JPS61878A - ラベル付け回路

Info

Publication number: JPS61878A
Application number: JP59122637A
Authority: JP
Inventors: Makoto Imamura; 誠今村; Norihisa Miki; 徳久三木
Original assignee: Yokogawa Hokushin Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 1984-06-14
Filing date: 1984-06-14
Publication date: 1986-01-06

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、対象物をＴＶカメラでとらえ、その画像より
対象物の画像計測を行う画像処理装置などにＪ３いて用
いられるラベル付け回路の改良に関するものである。

（従来の技術）画像処即の一例として、白血球像自動分類装置の場合を
取上げて説明する。ＴＶカメラなどを用いて血球などの
粒状物を対象とした画像計測（面積１周囲長など）を行
う場合、画面上には第２図の２値画像１のように多数の
対象物が同時に存在することが多い。この場合に粒子例
々の特徴量を計測するためには、各粒子にラベリングを
行い個々の識別を行う必要がある。このラベリングの方
式には種々あるが、固有領域を生成する方式（例えば、
テレビジョンＶＯＩ、２９．ｎｏ、６，１９７５．４７
３／４７９）の場合には隣接する粒子同士が連結してし
まうことがあるため、個数を正確に測定できないという
欠点を有し、またラベルづ【プされた画像も得られない
。逆方向走査を用いる方法では、画像メモリを必要とし
、実時間処理ができず時間もかかる。

アボットの方法では次に示すように固有領域を用いずに
ラベリングを行っている。即ち、画像信号は通常第３図
（２は走査線）のようにラスク走査して得られるので、
ラベリングもこれを使用し、１ライン（走査線）前（上
ライン）と環ライン（下ライン）との２本のラインの画
像信号のつながりを調べて行う。下ラインの画素とその
上部にある上ラインの画素が同一の領域（ここでは２値
画像のｊ’　１　”または０″）ならば上ラインの画素
につけたラベルをそのまま下ラインの画素に適用すれば
よい。これを領域が垂直伝搬（または領域伝搬）される
という。第４図（Ａ）〜（Ｅ）は粒子の画像についてこ
の垂直伝搬の様子を示したもので第４図（Ｆ）の３に示
すタテヨコ２画素（４は画素を示す）のマスクで２値画
像を見ながらラベリングを行う。第４図（Ｃ）（Ｄ）の
場合には下ライン（（Ｃ）のｎ＋２ラインと（Ｄ＞のｎ
＋３ライン）の粒子領域の左端で、上ライン（（Ｃ）の
ｎ＋１ラインと（Ｄ＞のｎ＋２ライン）からの垂直伝搬
が検出されるので簡単にラベリングできる。第４図（Ｅ
）の下ライン（ｎ＋４ライン）は粒子領域がないのでラ
ベリングの必要はない。第４図（Ａ）の下ライン（ｎラ
イン目）の粒子領域左端の画素には上ライン（ｎ−１ラ
イン）からの垂直伝搬がないので新ラベルを付すことに
なる。しかし第４図（Ｂ）の下ライン〈ｎ＋１ライン）
の粒子領域左端の画素も同じ状況なので新ラベルがイリ
されてしまう。このためアボットの方法では、いったん
付けた新ラベルを、垂直伝搬が発見された段階で、さか
のぼって１画素ずつ１甘き直す操作が必要なので、スピ
ードが遅く、装置も複雑になるという欠点がある。

上記の問題点を解決したものとして特願昭５７−１３８
９５６の番号付回路がある。これはその主要部が第５図
に示すような構成を有し、２値画像の各ライン上での領
域を単位としてラベリングを行い、いったん領域によっ
てアドレスされた番号メモリ（図のようにラベルメモリ
ともいう）５゜６に記憶した後、次ラインラベリング時
に確定結果をパターン・バスに読出すことにより粒子の
個数を正確に測定し、２値画像のラベリングを実時間で
高速に行うようにしたものであるが、次のような問題点
を有している。

すなわち、この番号材は回路におけるラベル付゛は４連
結モードのものに限られるので、第６図に示すような画
像例において、図形領域１０と１１および背景領域１２
と１３はそれぞれ別領域としてラベル付けがされてしま
う。したがって、図形領域１０と１１を同一領域として
ラベ付けをしたい時や背景領域１２と１３を同一領域と
してラベル付番プをしたい時は簡単に対応できなかった
。

また第５図に示すように、ゲートやバッファなどからな
る切換バッファ（バス・セレクタ・バッファ）７が必要
なので回路構成が複雑であった。

またラベルカウンタ８．９等の内容はデータ・メモリ（
図では省略）のペア情報から求めなければならず、簡単
ではなかった。

（発明が解決しようとする問題点）本発明は上記の問題点を解決するためになされたもので
、粒子の個数を正確に測定し、２値画像のラベリングを
実時間で高速に行うラベル付け回路において、２値画像
のラベル付けを８連結モードでも行うことができ、ラベ
ルカウンタなどの内容をＣＰＵより容易に読みだすこと
のできるラベル付け回路を簡潔な構成で実現することを
目的としている。

（問題点を解決するための手段）本発明の第１の発明のラベル付け回路は図形領域と背景
領域からなる２値画像の各画素に領域ごとのラベルづけ
を行うラベル付け回路において、前記２値画像から得ら
れるマスク・パターンの形状に従って制御信号を発生す
るコントロール・ロジック回路と、前記２値画像の１走
査クロックにおいて前半と後半で時分割使用されるラベ
ル・バスと、前記コントロール・ロジック回路からの制
御信号により図形領域の数を計数し前記ラベル・バス上
に図形ラベルを出力する図形ラベル・カウンタと、前記
コントロール・ロジック回路からの制御信号により背景
領域の数を計数し前記ラベル・バス上に背景ラベルを出
力する背景ラベル・カウンタと、前記ラベル・バスを介
してラベルの書き込み読み出しを行う２組のラベル・メ
モリと、前記２値画像およびこれを１ライン遅延した２
値画像の各ライン上の領域の数を計数してその計数出力
で２組の前記ラベル・メモリをそれぞれアドレス指定す
る２組の領域カウンタとを備え、前記マスク・パターン
が１ライン移動するごとに前記領域カウンタと前記ラベ
ル・メモリの２つの組が交互に上ライン用または下ライ
ン用として動作し、走査クロック前半で上ライン用の前
記ラベル・メモリのデータをラベル付け出力として前記
ラベル・バスを介して出力するとともに、走査クロック
後半で前記マスク・パターンの形状に従って上ライン用
の前記ラベル・メモリ、前記図形ラベル・カウンタ、前
記背景ラベル・カウンタのいずれかからのデータを前記
ラベル・バスを介して領域単位で下ライン用の前記ラベ
ル・メモリに出力するように構成したことを特徴とする
。

本発明の第２の発明のラベル付け回路は上記第１の発明
の構成に追加して更に、前記２値画像内で所定の関係に
ある領域対の数を計数するペア・カウンタと、前記領域
対のラベルの組を記憶するデータ・メモリと、前記ラベ
ル・バス上のラベル情報を一時保持するラッチ回路と、
このラッチ回路のラベル出力を１走査クロック遅延させ
その出力が前記データ・メモリのアドレス入力および前
記ラベル・バスに加えられるレジスタとを備え、走査ク
ロック後半で前記マスク・パターンの形状に従って上ラ
イン用の前記ラベル・メモリ、前記図形ラベル・カウン
タ、前記背景ラベル・カウンタと前記レジスタのいずれ
かからのデータを前記ラベル・バスを介して領域単位で
下ライン用の前記ラベル・メモリに出力するように構成
したことを特徴とする。

本発明の第３の発明のラベル付け回路は、第２の発明の
構成に追加して更に前記２つのラベル・カウンタおよび
前記ペア・カウンタへのクロックを入力するプログラマ
ブル・カウンタとを備えその内容をＣＰＵから読出し可
能としたことを特徴どする。

（作用）上記構成のラベル付け回路において、画像を走査する２
×２マスクパターンが、左上画素と右下画素が図形（背
景）で右上画素と左下画素が背景（図形）の時、左上画
素のラベルを右下画素のラベルに伝搬させ、また右上画
素と左下画素が図形（背景）で左上画素と右下画素が背
景（図形）の時、右上画素のラベルと左下画素のラベル
をペア〈対）としてデータメモリに記憶することにより
、頂点のみで接している２つの領域を同じ領域と認識し
、図形（背景）８連結モードによるラベル付けを行うこ
とができる。

（実施例）以下本発明を図面を用いて詳しく説明する。

第１図は本発明に係わるラベル付け回路の一実施例を示
す構成ブロック図である。２０は走査された２値画像信
号が入力される入力端子、２１はこの入力端子２０に加
えられる２値画像信号の１ライン分の画像情報を記憶す
る１ライン・メモリで、シフトレジスタ等を用いる。２
２はこの１ラインメモリ２１からの出力および、入力端
子２０からの２値画像信号を入力とし、タテヨコ８２個
の画素情報（以下しマスクパターン」という。）を発生
さＩ−るマスク作成シフトレジスタ、２３はこのマスク
作成シフトレジスタ２２からの出力を入力し、各回路を
制御するコントロール・ロジック回路で、ＲＯＭ等によ
り構成される。２４は前記コントロール・ロジック回路
２３の出力の１つによってセットまたはリセットされる
とともに、前記コントロール・ロジック回路へ出力する
仮ラベル・フリップ・フロップである。

３１は図形領域のラベルを発生する固形ラベルカウンタ
で、ラベル・バス３２に出力する。３３は背景領域のラ
ベルを発生ずる背景ラベルカウンタで、同じくラベル・
バス３２に出力する。３５゜３６はそれぞれ領域カウン
タ３４，３７によってアドレスを指定され、１ライン分
のラベルを一時記憶しておくためのラベルメモリで、前
記ラベルバス３２を介して書込み読出しが行われる。

３８は前記ラベル・バス３２上のラベル情報を一時保持
するラッチ回路、３９はこのラッチ回路３８のラベル出
力を１走査クロック理延させ前記コントロール・ロジッ
ク回路２３の制御信号により前記ラベルバス３２に出力
する蚤レジスタ、４０は前記ラッチ回路３８に出力され
るラベル、四部ペア（対）、８連結ペア（２値画像内の
画素の頂点のみで互いに接する２つの領域）または隣接
ペアとなる領域のラベルをラッチするペア・ラッチ回路
、４１は凹部パターンまたは８連結パターンの数を計数
するペア・カウンタ、４２はこのペア・カウンタ４１ま
たは前記レジスタ３９の出力により指定されるアドレス
に前記ペア・ラッチ回路４０からのデータを書込まれ前
記各領域対のラベルの相を記憶するデータ・メモリ、４
３は前記２つのラベル・カウンタ３１．３３および前記
ペア・カウンタ４１へのクロックを入力するプログラマ
ブル・カウンタ、４４はこのプログラマブルカウンタ４
３および前記データメモリ４２の内容を読出すＣＰＬＪ
、４５は４連結または８連結のモードをＣＰＵより設定
されて前記コントロール・ロジック回路２３ヘモード切
換信号を出力するモードレジスタ、４６は前記ラッチ回
路３８からのラベルづ番ノ出力が接続する出力端子であ
る。

この様な構成のラベル付け回路の動作について以下に説
明する。入力端子２０に２値画像信号が加えられると、
この信号と１ラインメモリ２１からの１ライン前の画像
信号がマスク作成シフトレジスタ２２に加えられ、タテ
ヨコ２画素のマスク−パターン（図のａ、ｂ、ｅ、ｄ）
を発生させる。

第７図（１）〜（１６）はタテヨコ２画素のマスクパタ
ーンがとりうる全てのパターンを示したものである。各
クロックごとにマスク作成シフトレジスタ２２において
発生するマスクパターンの形に対応して、コントロール
ロジック回路２３から制御信号が各回路に出力され、同
図（１）〜（８）のパターンで背景領域のラベリングを
行い同図勤（９）〜（１６）のパターンで図形領域のラ
ベリングを行う。これらは互いにパターンが反転しただ
けで、互いに反転の関係にあるパターン同士は同じ動作
モードとなる。

２組の領域カウンタとラベルメモリ（３４，３５および
３６．３７）は画像走査の１ライン毎に交互に切替わり
、一方が上ライン用、他方が下ライン用として動作する
。第８図は本ラベル付け回路の動作を説明するためのタ
イムヂャートである。

走査クロック周期Ｔの前半の期間Ｔτで上ラインラベル
メモリ３５　（３６）から読出されたラベルは、期間Ｔ
＋の終りでラッチ回路３８にラッチされて外部に出力さ
れる。周期Ｔの後半の期間Ｔ２で、その時点のマスクパ
ターンに応じて、マスクパターンの右上画素に対応する
ラベルを記憶する上ラインラベルメモリ３５（３６）、
左上画素に対応するラベルを記憶するレジスタ３９９図
形ラベルカウンタ３１．背景ラベルカウンタ３３のいず
れかより選択され、ラベルバス３２上に出力されたラベ
ルが下ライン・ラベル・メモリ３６（３５）に書込まれ
る。いったん下ラインラベルメモリに記憶された内容は
、次のラインの操作で上ラインラベルメモリの内容とし
て次のラインの垂直伝搬に使用される（クロック後半）
とともに、確定したラベルイ」け出力としてラベルバス
３２．ラッチ回路３８および出力端子４６を介して外部
へ出力される（クロック前半）。ペア情報を得るための
ペア・ラッチ回路４０のクロック後半における出力も同
様にマスクパターンに応じて上ラインラベルメモリ３５
（３６）、レジスタ３９１図形ラベルカウンタ３１．背
景ラベルカウンタ３３の出力の内から選択される。

プログラマブル・カウンタ４３の内部には３個のカウン
タが設けられており、それぞれのカウンタには図形ラベ
ルカウンタ３１、背景ラベルカウンタ３３およびペアカ
ウンタ４１のクロックと同等の信号を入力する。プログ
ラマブル・カウンタ４３内の各カウンタの内容はＣＰＵ
４４から読出すことができる。

次に第９図の被試験パターンを用いてラベリングの動作
原理を具体的に説明する。第９図において、５０．５１
は背景領域、５２〜５５は図形領域を示し、Ｍ１〜Ｍｌ
　６　（Ｍ９．Ｍｌ　４についてはパターンの位置に応
じて更に符号を付して区別している）は２個画像の各位
置におけるマスクパターンを示す。マスクパターンＭ１
〜Ｍ１６は第７図（１）〜（１６）にそれぞれ対応して
いる。

５６は２個画像のｎライン目を示したラインパターンで
、８１〜ａ５はライン上の領域を示し、ａｌ、ａ３．ａ
５は背景領域、ａ２．ａ４は図形領域である。５７はマ
スクパターンで５８は上ライン、５９は下ラインの画素
を示す。

ラベルづけはライン上の領域単位で行う。すなわち、ラ
インｎをマスクが（右下画素の位置で）走査すると、ラ
インパターン５６において各領域ａ１〜ａ５の先頭の画
素（左端の画素で領域の変り目となる部分）で下ライン
領域カウンタが＋１カウント・アップし、下ラインラベ
ルメモリにラベル付け情報が入力される。次のライン（
ｎ＋１ライン）の走査ではこの下ライン用のラベルメモ
リと領域カウンタは上ライン用として働き（領域カウン
タはラインが変るごとにリセットされる）、マスク・パ
ターンの上ラインに領域の変り目が現れると上ライン領
域カウンタを＋１カウント・アップして、次の領域に対
応した上ラインラベルメモリの内容を出力する。この結
果、上ラインラベルメモリからはクロックに同期して２
個画像の画素に１対１に対応するラベル付け出力が得ら
れる。

ラベリングはマスクパターンを使用し、上ラインから下
ラインへの領域伝搬を調べながら行っている。以下領域
カウンタ３４とラベルメモリ３５が上ライン用、領域カ
ウンタ３７とラベルメモリ３６が下ライン用として動作
していると仮定して説明する。

（イ）図形４連結モード（背景８連結モード）および図
形８連結モード（背景４連結モード）共通の動作たとえばパターンＭＩＯが現れた場合、上ラインからの
領域伝搬があるので、上ラインラベルメモリ３５から読
み出したラベルを、ラベル・バス３２を介して下ライン
ラベルメモリ３６に直ちに移り。

垂直伝搬のないパターンＭ９１．Ｍ９２の場合には、図
形ラベルカウンタ３′１からの新ラベルをラベル・バス
３２を介して下ラインラベルメモリ３６に送り込む。こ
の新ラベルはこの段階ではまだ確定したものではないの
で、仮ラベルのフラグとして仮ラベル・フリップ・７０
ツブ２４を同時にセットする。

パターンＭ　９　＋の場合にはその後にパターンＭ５が
現れ、その時点で既に仮ラベル・フリップ・フロップが
セットされているのでこの図形領域を新領域と判断し、
新ラベルは確定したものとなる。

この結果前記板ラベルは使用ずみとなるので、仮ラベル
・フリップ・フロップ２４をリセットし、図形ラベルカ
ウンタ３１を＋１カウントアツプして次の図形領域にそ
なえる。

パターンＭ　９２の場合にはその後に垂直伝搬のあるパ
ターンＭ１４２が現れ、その時点でこの図形領域は新領
域でないと判断し上ライン・ラベルメモリ３５の内容を
ラベル・バス３２を介して下ライン・ラベルメモリ３６
に送り、下ライン・ラベルメモリ３６の内容を書きなお
す。同時に仮ラベル・フリップ・フロップ２４をリセッ
トする。

パターンＭ１４．の場合はパターンＭ１４２と形は同じ
であるが、仮ラベル・フリップ・７０ツブ２４がリセッ
トされている点が異なる。この場合には画面の上向きに
凹部のパターン（Ｕシエイプともいう）があると判断し
、上ライン・ラベルメモリ３５からのラベル付け出力（
図形領域５３に対応する図形ラベル）をラベル・バス３
２およびペア・ラッチ回路４０を介してデータ・メモリ
４２に送り、Ｕシｌイブの上側ラベルとして記憶する。

ＵシＪイブの場合には、パターンＭ　１４　＋の前にか
ならずパターンＭ１５が出現する。このパターンＭ１５
の時点で上ライン・ラベルメモリ３５のラベル出力（図
形領域５２に対応）はラベル・バス３２．ラッチ回路３
８．レジスタ３９およびペア・ラッチ回路４０を介して
データ・メモリ４２にＵシエイプの下側ラベルとして記
憶させである。Ｕシエイプの上記上側ラベルおよび下側
ラベルはデータ・メモリ４２内のＵシＪイブ・ペア・ブ
ロックにおいである決まった間隔をおいて書込まれる。

Ｕシエイプに関する上記のラベルの相はこの２つのラベ
ルに対応する領域が単一領域であることを示しており、
あとでこの２つの領域をソフトウェアで合成する際に有
効に利用することができる。

パターンＭ１４＋　、Ｍ１４２　、Ｍ１４３の場合には
、レジスタ３９からのラベル出力（マスク・パターンの
左上画素のラベル）でデータメモリ４２のアドレスが指
定され、上ライン・ラベルメモリ３５のラベル出力（マ
スク・パターンの右下画素のラベル）がラベル・バス３
２およびペア・ラッチ回路４０を介してデータメモリ４
２の隣接ベア°ブロック内の前記アドレスに記憶される
。この結果、たとえばパターンＭ１４３の場合には図形
領域５２の隣接ペアが背景領域５１であるという情報が
得られる。

（ロ）図形４連結モード（背１８連結モード）に固有の
動作マスクパターンＭ１１では図形ラベルカウンタ３１から
の新註形ラベルを仮ラベルとして下ライン・ラベル・メ
モリ３６に送り込むと同時に仮ラベル・フリップ・フロ
ップ２４をセットする。したがって図形領域５５は別領
域として扱われる。

（ハ）図形８連結モード（背景４連結モード）に固有の
動作パターンＭ１１ではレジスタ３９の内容をラベル・バス
３２を介して下ライン・ラベルメモリ３６に書込むこと
により、マスク・パターンの左上画素のラベルを右下画
素に伝搬させる。

パターンＭ６では、クロック前半で図形領域５２に対応
する上ライン・ラベルメモリ３５の内容をラベル・バス
３２を介してペア・ラッチ回路４０にラッチし、クロッ
ク後半でＵシエイプ・ペアの上側ラベルとしてデータ・
メモリ４２に書込む。

同時にマスク・パターンの左上画素（背景領域５０に対
応）と右上画素（図形領域５２に対応）は隣接ベアとし
てデータメモリ４２に記憶される。

これに先立つパターンＭ　９３では図形ラベルカウンタ
３１からのラベル出力を新註形ラベルとしてラベル・バ
ス３２を介して下ライン・ラベル・メモリ３６に書込み
、仮ラベル・フリップ・７０ツブ２４をセットする。同
時にこの新註形ラベルをＵシエイプ・ペアの下側ラベル
としてデータメモリ４２に記憶する。上記の下側ラベル
および上側ラベルはデータメモリ４２内のＵシェイプ・
ペア・ブロックにおいである決まった間隔をおいて書込
まれる。すなわち図形領域５４と５２は同一の領域とし
て扱われる。この結果、図形領域５２．５４８よび５５
は同一の領域として扱われることになる。

以上の説明では図形領域のラベリングを中心としたが、
図形パターンＭ１６〜Ｍ９とこれに対応した背景パター
ンＭ１〜Ｍ８とは互いにパターンが反転の関係にあり、
図形ラベル・カウンタど背景ラベル・カウンタが入替わ
るだけで全く同様のうへリング動作となる。

上記のような動作を行うラベル付け回路を用いて第６図
に示した２値画像にラベル付けした結果を第１０図に示
す。図において、Ｉは図形、Ｂは背景をそれぞれ示すた
めの記号で例えばラベルを表すコードの最上位ビットを
使用して区別することができる。（Ａ）は図形８連結（
背景４連結）モードでラベル付けを行った場合を示した
もので、図形領域ｒｏとＩＩはペアとしてその情報はデ
ータメモリ４２に記憶される。最終的に図形はＩ。

十１＋の１領域、背景はＢ。とＢ、の２領域としてラベ
ル付けが行われる。（Ｂ）は図形４連結Ｎ（背景８連結
）モードでラベル付けを行った場合を示したもので、図
形１ｏと１２は別領域とされる。最終的に図形はＩｏと
ＩＩ　＋Ｉ２の２領域、背景はＢｏの１領域としてラベ
ル伺けが行われる。

この様な構成のラベル付け回路を用いれば、８連結およ
び４連結モードの２種類のラベル付けが可能となるので
、種々の画像４測にフレキシブルに対応することができ
る。

またラベル・バスをクロック前半と後半で時分割して使
用しているので、従来例における切換バッファ回路（第
５図の７）が不要となり、回路を簡潔にできる。

さらにラベル・カウンタおよびペア・カウンタのカウン
ト数をＣＰＵより読出すことができるため、ペア領域の
統合などラベル付け後の処理が容易となる。

（発明の効果）以上述べたように本発明によれば、図形領域などの個数
を正確に測定し、２値画像のラベリングを実時間で高速
に行うラベル付け回路において、２値画像のラベル付け
を８連結モードでも行うことができ、ラベルカウンタな
どの内容をＣＰＬＪより容易に読出すことのできるラベ
ルイ」け回路を簡潔な構成で大川できる。

【図面の簡単な説明】

第１図は本発明に係わるラベル付け回路の一実施例の構
成ブロック図、第２図は２値画像の一例を示す図、第３
図は画像信号を発生させるラスター走査の模様を示す図
、第４図（Ａ）〜（Ｅ）は粒子画像の垂直伝搬を示す図
、第４図（Ｆ）はマスクを示す図、第５図は従来のラベ
ル付け回路の要部ブロック構成図、第６図は第５図のラ
ベル付け回路によるラベル刊けの模様を示す図、第７図
はマスク・パターンおよびその形態的情報を表すコード
を示す図、第８図は本ラベル付け回路の動作を説明する
ためのタイムチャート、第９図は被試験パターンを示す
図、第１０図は第１図のラベル付け回路によるラベル付
けの模様を示ず図である。１・・・２１ｍ画像、２・・・走査ライン、４・・・画
素、２３・・・コントロール・ロジック回路、３１・・
・図形ラベル・カウンタ、３２・・・ラベル・バス、３
３・・・背景ラベル・カウンタ、３４．３７・・・領域
カウンタ、３５．３６・・・ラベル・メモリ、３８・・
・ラップ回路、３９・・・レジスタ、４１・・・ペア・
カウンタ、４２・・・データ・メモリ、４３・・・プロ
グラマブル・カウンタ、４４−ＣＰＵ、５０．５１　・
・・背景領域、５２〜５５・・・図形領域、ａ１〜ａ５
・・・領域、Ｍ１〜Ｍ１６・・・マスク・パターン。篤２図（Ｃ）消４医第５図Ｍ６図爪７図 −１國　■ １１１　　　　　＋５１　　　　　（９）　　　　　［
１３３−−■　田円　」　円　円（３）　　　　　　［７）　　　　　（１月　　　　　
（１５）−一閑口＋４１　　　　　（８１（１２１＋１６１箪８図

Claims

【特許請求の範囲】

（１）図形領域と背景領域からなる２値画像の各画素に
領域ごとのラベルづけを行うラベル付け回路において、
前記２値画像から得られるマスク・パターンの形状に従
つて制御信号を発生するコントロール・ロジック回路と
、前記２値画像の１走査クロックにおいて前半と後半で
時分割使用されるラベル・バスと、前記コントロール・
ロジック回路からの制御信号により図形領域の数を計数
し前記ラベル・バス上に図形ラベルを出力する図形ラベ
ル・カウンタと、前記コントロール・ロジック回路から
の制御信号により背景領域の数を計数し前記ラベル・バ
ス上に背景ラベルを出力する背景ラベル・カウンタと、
前記ラベル・バスを介してラベルの書き込み読み出しを
行う２組のラベル・メモリと、前記２値画像およびこれ
を１ライン遅延した２値画像の各ライン上の領域の数を
計数してその計数出力で２組の前記ラベル・メモリをそ
れぞれアドレス指定する２組の領域カウンタとを備え、
前記マスク・パターンが１ライン移動するごとに前記領
域カウンタと前記ラベル・メモリの２つの組が交互に上
ライン用または下ライン用として動作し、走査クロック
前半で上ライン用の前記ラベル・メモリのデータをラベ
ル付け出力として前記ラベル・バスを介して出力すると
ともに、走査クロック後半で前記マスク・パターンの形
状に従って上ライン用の前記ラベル・メモリ、前記図形
ラベル・カウンタ、前記背景ラベル・カウンタのいずれ
かからのデータを前記ラベル・バスを介して領域単位で
下ライン用の前記ラベル・メモリに出力するように構成
したことを特徴とするラベル付け回路。
（２）図形領域と背景領域からなる２値画像の各画素に
領域ごとのラベルづけを行うラベル付け回路において、
前記２値画像から得られるマスク・パターンの形状に従
つて制御信号を発生するコントロール・ロジック回路と
、前記２値画像の１走査クロックにおいて前半と後半で
時分割使用されるラベル・バスと、前記コントロール・
ロジック回路からの制御信号により図形領域の数を計数
し前記ラベル・バス上に図形ラベルを出力する図形ラベ
ル・カウンタと、前記コントロール・ロジック回路から
の制御信号により背景領域の数を計数し前記ラベル・バ
ス上に背景ラベルを出力する背景ラベル・カウンタと、
前記ラベル・バスを介してラベルの書き込み読み出しを
行う２組のラベル・メモリと、前記２値画像およびこれ
を１ライン遅延した２値画像の各ライン上の領域の数を
計数してその計数出力で２組の前記ラベル・メモリをそ
れぞれアドレス指定する２組の領域カウンタと、前記２
値画像内で所定の関係にある領域対の数を計数するペア
・カウンタと、前記領域対のラベルの組を記憶するデー
タ・メモリと、前記ラベル・バス上のラベル情報を一時
保持するラッチ回路と、このラッチ回路のラベル出力を
１走査クロック遅延させその出力が前記データ・メモリ
のアドレス入力および前記ラベル・バスに加えられるレ
ジスタとを備え、前記マスク・パターンが１ライン移動
するごとに前記領域カウンタと前記ラベル・メモリの２
つの組が交互に上ライン用または下ライン用として動作
し、走査クロック前半で上ライン用の前記ラベル・メモ
リのデータをラベル付け出力として前記ラベル・バスお
よび前記ラッチ回路を介して出力するとともに、走査ク
ロック後半で前記マスク・パターンの形状に従って上ラ
イン用の前記ラベル・メモリ、前記図形ラベル・カウン
タ、前記背景ラベル・カウンタと前記レジスタのいずれ
かからのデータを前記ラベル・バスを介して領域単位で
下ライン用の前記ラベル・メモリに出力するように構成
したことを特徴とするラベル付け回路。
（３）データメモリ内に２値画像内の上向きの凹部パタ
ーンの２つの突出部分に対応する２つのラベルの組合せ
を記憶する特許請求の範囲第２項記載のラベル付け回路
。
（４）データメモリ内に２値画像内の画素の頂点のみで
互いに接する２つの領域に対応するラベルの組合せを記
憶する特許請求の範囲第２項記載のラベル付け回路。
（５）データメモリ内に２値画像内の隣接する背景領域
と図形領域にそれぞれ対応する２つのラベルの組合せを
記憶する特許請求の範囲第２項記載のラベル付け回路。
（６）図形領域と背景領域からなる２値画像の各画素に
領域ごとのラベルづけを行うラベル付け回路において、
前記２値画像から得られるマスク・パターンの形状に従
って制御信号を発生するコントロール・ロジック回路と
、前記２値画像の１走査クロックにおいて前半と後半で
時分割使用されるラベル・バスと、前記コントロール・
ロジック回路からの制御信号により図形領域の数を計数
し前記ラベル・バス上に図形ラベルを出力する図形ラベ
ル・カウンタと、前記コントロール・ロジック回路から
の制御信号により背景領域の数を計数し前記ラベル・バ
ス上に背景ラベルを出力する背景ラベル・カウンタと、
前記ラベル・バスを介してラベルの書き込み読み出しを
行う２組のラベル・メモリと、前記２値画像およびこれ
を１ライン遅延した２値画像の各ライン上の領域の数を
計数してその計数出力で２組の前記ラベル・メモリをそ
れぞれアドレス指定する２組の領域カウンタと、前記２
値画像内で所定の関係にある領域対の数を計数するペア
・カウンタと、前記領域対のラベルの組を記憶するデー
タ・メモリと、前記ラベル・バス上のラベル情報を一時
保持するラッチ回路と、このラッチ回路のラベル出力を
１走査クロック遅延させその出力が前記データ・メモリ
のアドレス入力および前記ラベル・バスに加えられるレ
ジスタと、前記２組のラベル・カウンタおよび前記ペア
・カウンタへのクロックを入力するプログラマブル・カ
ウンタとを備え、前記マスク・パターンが１ライン移動
するごとに前記領域カウンタと前記ラベル・メモリの２
つの組が交互に上ライン用または下ライン用として動作
し、走査クロック前半で上ライン用の前記ラベル・メモ
リのデータをラベル付け出力として前記ラベル・バスお
よび前記ラッチ回路を介して出力するとともに、走査ク
ロック後半で前記マスク・パターンの形状に従って上ラ
イン用の前記ラベル・メモリ、前記図形ラベル・カウン
タ、前記背景ラベル・カウンタと前記レジスタのいずれ
かからのデータを前記ラベル・バスを介して領域単位で
下ライン用の前記ラベル・メモリに出力し、かつ前記プ
ログラマブル・カウンタの内容をＣＰＵから読出し可能
となるように構成したことを特徴とするラベル付け回路
。